CN109033481A

CN109033481A - 门阵列标准单元库、芯片设计系统及设计方法

Info

Publication number: CN109033481A
Application number: CN201710426903.XA
Authority: CN
Inventors: 杨洋
Original assignee: Huada Semiconductor Co Ltd
Current assignee: Huada Semiconductor Co Ltd
Priority date: 2017-06-08
Filing date: 2017-06-08
Publication date: 2018-12-18

Abstract

一种门阵列标准单元库，其特征在于，所述门阵列标准单元库包括：多个门阵列标准单元；每个所述门阵列标准单元包括至少一对pmos晶体管和nmos晶体管，以及至少一金属层；在不同的所述门阵列标准单元之间，所述pmos晶体管的有源区相互独立，所述nmos晶体管的有源区相互独立；多个所述门阵列备用单元通过一层或多层金属层的不同连接，形成不同的功能单元；或/和，一个所述门阵列备用单元通过一层或多层金属层的不同连接，形成不同的功能单元；所述功能单元用于替换一版图中的门阵列备用单元。本发明的门阵列备用标准单元，可以仅修改金属层的连接方式，就能变换成任意功能单元，不受布局位置的限制。可以对时序有准确的控制。

Description

门阵列标准单元库、芯片设计系统及设计方法

技术领域

本发明涉及集成电路(IC)领域，尤其涉及一种门阵列标准单元库、芯片设计系统及设计方法。

背景技术

现代IC设计快速发展，复杂度也不断提高，每当工程变更指令(engineeringchange order；ECO)时，越来越要求低成本和短时间。现有做法是在设计结束后，在剩余空间放一些标准单元(standard cell)，把标准单元的输入端接到输入电压(vdd)或接地(gnd)来防止漏电。但是这样的做法往往受限于标准单元的类型和分布位置。很多时候需要用的标准单元放在很远的位置，ECO时会造成连线的困难，甚至引起一连串时序的违反(timing violation)。现有的修改只能手动修改。并且它没有时序模型(timing model)描述这个单元(cell)的时序(timing)情况，所以最后修改出来的版图无法准确预估时序模型。

发明内容

本发明所要解决的技术问题在于，克服现有技术中存在的问题，提供一种门阵列标准单元库、芯片设计系统及设计方法，可以仅修改所述门阵列备用单元金属层的连接方式，就能变换成任意功能单元，不受布局位置的限制，并对修改后的时序进行准确计算。

根据本发明的一个方面，提供一种门阵列标准单元库，所述门阵列标准单元库包括：

多个门阵列标准单元；

每个所述门阵列标准单元包括至少一对pmos晶体管和nmos晶体管，以及至少一金属层；

在不同的所述门阵列标准单元之间，所述pmos晶体管的有源区相互独立，所述nmos晶体管的有源区相互独立；

多个所述门阵列备用单元通过一层或多层金属层的不同连接，形成不同的功能单元；或/和，一个所述门阵列备用单元通过一层或多层金属层的不同连接，形成不同的功能单元；所述功能单元用于替换一版图中的门阵列备用单元。

进一步的，在所述门阵列标准单元库中，所述门阵列标准单元库还包括时序模型，所述时序模型包括所述门阵列标准单元的时序。

进一步的，在所述门阵列标准单元库中，在一个所述门阵列标准单元中，所述pmos晶体管位于一排，所述nmos晶体管位于另一排；和/或，在一个所述门阵列标准单元中，包括2对以上的pmos晶体管和nmos晶体管，相邻的所述pmos晶体管共用同一有源区，相邻的所述nmos晶体管共用同一有源区。

进一步的，在所述门阵列标准单元库中，每个所述门阵列标准单元包含两对pmos晶体管和nmos晶体管或四对pmos晶体管和nmos晶体管。

根据本发明的另一面，还提供一种芯片设计系统，包括，如上任意一项所述的门阵列标准单元库。

进一步的，在所述芯片设计系统中，所述芯片设计系统还包括一版图，所述版图包括多个门阵列备用单元，每个所述门阵列备用单元中pmos晶体管和nmos晶体管的结构、数量和排列方式与所述门阵列标准单元中pmos晶体管和nmos晶体管的结构、数量和排列方式均相同。

进一步的，在所述芯片设计系统中，在所述门阵列备用单元不使用时，所述门阵列备用单元通过一层或多层金属层连接成电容，或不做金属层的连接；当所述门阵列备用单元需使用时，将一个或多个相邻的所述门阵列备用单元替换为一个所述功能单元，或，将多个不相邻的所述门阵列备用单元替换为一个所述功能单元。

进一步的，在所述芯片设计系统中，所述版图还包括多个备用的标准单元，所述门阵列备用单元与所述标准单元穿插排列；和/或，多个所述门阵列备用单元排列成至少一排，每排包括多个所述门阵列备用单元。

根据本发明的再一面，还提供一种设计方法，包括以下步骤：

提供如上任意一项所述的门阵列标准单元库；

提供一版图，所述版图包括多个门阵列备用单元，每个所述门阵列备用单元中pmos晶体管和nmos晶体管的结构、数量和排列方式与所述门阵列标准单元中pmos晶体管和nmos晶体管的结构、数量和排列方式均相同；以及

将一个或多个相邻的所述门阵列备用单元替换为一个所述功能单元。

进一步的，在所述设计方法中，所述门阵列标准单元库还包括时序模型，所述时序模型包括所述功能单元的时序，所述设计方法还包括对所述时序模型进行匹配。

本发明提供一种门阵列标准单元库，所述门阵列标准单元库包括多个门阵列标准单元，所述门阵列标准单元用于替换一版图中的门阵列备用单元，在设计方法中，可以将一个或多个相邻的预设的所述门阵列备用单元替换为一个所述功能单元，仅仅需要改变金属层的连接方式，可以实现自动替换。不受限于早期布局，可以任意布局，使用时可以改变成任意不同的功能单元。并且建立了时序模型，可以对修改后的时序进行准确计算。

附图说明

下面结合附图和具体实施方式来详细说明本发明：

图1是表示根据本发明的一个实施例的门阵列标准单元的示意图。

图2是表示根据本发明的一个实施例的门阵列备用单元排列的示意图。

图3是表示根据本发明一个实施例的把门阵列备用单元替换为门阵列标准单元的示意图。

图4是表示根据本发明另一个实施例的通过金属层的不同连接方式，将一个所述门阵列备用单元形成不同的功能单元。

图5是表示根据本发明另一个实施例的通过金属层的不同连接方式，将多个所述门阵列备用单元形成不同的功能单元。

图6是表示根据本发明的一个实施例的PR(place and route，布局布线)时随机插入的门阵列备用单元。

图7是表示根据本发明一个实施例的设计方法的流程示意图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

为了实现ECO的低成本和短时间，一种方法是在布图设计结束后，在剩余空间放一些标准单元(standard cell)，并且该标准单元的结构和位置是固定的，一般把多个栅极放成一排，在每一排中，栅极之间的有源区是共用的。首先这些修改出来的功能单元非常有限，不能修改成复杂度较高的单元或者只能手动修改，加上手动连线，需要大量时间，效率底下。其次需要修改的区域周围不一定有所需数量的栅极排列，不够搭成所需的单元。因为不同的栅极加不同的功能单元情况非常多，所以晶元厂提供的库中不可能提供太多种情况，大部分还是要客户手动修改。再次它没有时序模型描述这个单元的时序情况，所以最后修改出来的版图无法准确预估时序模型。

本发明提出的是一种带时序的模块化门阵列备用单元以及与其匹配的所述门阵列标准单元库，当所述门阵列备用单元在版图中随机分布的情况下，可以仅修改版图中金属层以上的层次，通过修改网标，利用EDA(电子设计自动化，Electronics DesignAutomation)工具自动替换和布局。所述门阵列标准单元库中的功能单元可以替换版图中的门阵列备用单元，并且所述门阵列标准单元库中包括功能单元的时序模型，可以使用EDA的工具准确的控制时序或者驱动能力。

本发明的门阵列标准单元库以门阵列标准单元为基本单元，所述门阵列标准单元库包括多个门阵列标准单元，图1是表示根据本发明的一个实施例的门阵列标准单元的示意图。在一个实施例中，每个所述门阵列标准单元100包括两对pmos晶体管和nmos晶体管，以及金属层。如图1所示，所述门阵列标准单元100包括pmos晶体管区域110和nmos晶体管120，所述pmos晶体管区域110包括两个栅极111以及有源区112，以形成两个pmos晶体管；所述nmos晶体管区域120包括两个栅极121以及有源区122，以形成两个nmos晶体管。

两个pmos晶体管的栅极111和有源区112排成一排，两个nmos晶体管的栅极121和有源区122排成另一排，所述pmos晶体管位于一排，所述nmos晶体管位于另一排。在一个所述门阵列标准单元中，相邻的所述pmos晶体管共用同一有源区112，相邻的所述nmos晶体管共用同一有源区122。本领域的普通技术人员可以理解，所述有源区112包括源极和漏极，在此不做赘述。在不同的所述门阵列标准单元之间，所述pmos晶体管的有源区相互独立，所述nmos晶体管的有源区相互独立，即在不同的所述门阵列标准单元之间，有源区互不连接。

在图1中，所述金属层130为第一金属层，在其它实施例中，所述金属层130还可以为第一金属层、第二金属层、第三金属层等中的一层或几层的组合。其中，多个所述门阵列备用单元100通过一层或多层金属层的不同连接，形成不同的功能单元；或一个所述门阵列备用单元100通过一层或多层金属层的不同连接，形成不同的功能单元。即所述功能单元可以通过一个或多个所述门阵列备用单元100的金属层连接形成，从而实现不同的功能。

具体的，可以在芯片设计系统中进行版图的修改。例如，所述芯片设计系统可以为各种EDA工具。所述芯片设计系统中可以导入所述门阵列标准单元库，并且所述芯片设计系统中具有版图。

在版图的设计布图时，在版图中设置与所述门阵列备用单元100对应的门阵列备用单元。如图2所示，GA2为一个门阵列备用单元，所述门阵列备用单元GA2与所述门阵列标准单元100的晶体管部分的结构完全相同，每个所述门阵列备用单元GA2中pmos晶体管和nmos晶体管的结构、数量和排列方式与所述门阵列标准单元100中pmos晶体管和nmos晶体管的结构、数量和排列方式均相同。即，所述门阵列备用单元GA2与所述门阵列标准单元100在衬底层和栅极层的设计结构完全相同，只有在金属层及以上层的设计结构可能不同。

在所述版图中，多个所述门阵列备用单元GA2排列成至少一排，每排包括多个所述门阵列备用单元。例如，在图2中，在第一排中，一个所述门阵列备用单元GA2排列成一排；在第二排中，两个所述门阵列备用单元GA2排列成一排，形成一个GA4；在第三排中，三个所述门阵列备用单元GA2排列成一排，形成一个GA6；在第四排中，四个所述门阵列备用单元GA2排列成一排，形成一个GA8，等等，从而将每排用于备用的单元都模块化为至少一个所述门阵列备用单元，方便替换。

在其它实施例中，所述门阵列备用单元中的pmos晶体管和nmos晶体管的数量还可以为3对、4对、5对等等。所述门阵列备用单元不使用时接成电容，也可以不做连接。所述门阵列备用单元里面留了尽可能多的走线空间，这样可以方便修改成其它的功能单元。

所述门阵列备用单元可以方便地修改成所述门阵列标准单元库中不同的功能单元。根据本发明的一个实施例，把N个所述门阵列备用单元做成阵列(array)放在一排。这样的好处是用户可以把一排阵列(array)中的某个所述门阵列备用单元替换成需要的所述功能单元。图3是表示根据本发明一个实施例的把所述门阵列备用单元做成array后替换其中任意一个的示意图。图3中，例如把从左往右数的第三个所述门阵列备用单元替换为INV1功能单元，把从左往右数的第七个所述门阵列备用单元替换为NOR2功能单元。

根据本发明的一个实施例，建立所述门阵列标准单元库跟标准单元(standardcell)库的差异是：所述门阵列标准单元里的每个pmos晶体管和nmos晶体管都是固定尺寸，不同的逻辑组合是通过第一层金属(metal 1)的不同连接来实现的，不用修改到其他层次。

例如，针对触发器等比较复杂的电路，我们可以用两种不同的方法来建立门阵列(gate array)库。1，假设需要修改的地方有足够的pmos和nmos晶体管。和一般电路一样，利用第一层金属层(metal 1)将不同的晶体管连起来，形成所需要的功能。基于在所述门阵列备用单元里的有限空间，部分线路可能不能在所述门阵列备用单元里完成连线，我们便要修改网表(netlist)将这些连线的接头给EDA工具做ECO连线。2，在需要增加触发器的地方，如果版图中没有充足的所述门阵列备用单元来做替换，我们可以把摆放在不同位置的所述门阵列备用单元连接起来构成触发器。我们也只需修改网表，然后由EDA工具来做连线。但是这样由于连线的负载(loading)不确定，我们给出最佳情况(best)和最差情况(worst)两种情况的时序模型(timing model)。

在所述门阵列标准单元库中，所述门阵列备用单元通过金属层的连接形成和标准单元(standard cell)里一样功能的一系列功能单元。图4表示表示根据本发明另一个实施例的仅列举了一些门阵列标准单元库中的功能单元。如图4所示，在另一实施例中，所述门阵列备用单元包括4对pmos晶体管和nmos晶体管，在一个所述门阵列标准单元中，相邻的所述pmos晶体管共用同一有源区，相邻的所述nmos晶体管共用同一有源区。在不同的所述门阵列标准单元之间，有源区互不连接。在图4中，通过第一层金属层(metal 1)的不同连接方式，将一个所述门阵列备用单元形成不同的功能单元：功能单元INV、功能单元NAND2、功能单元NAND3、功能单元NAND4、功能单元NAND21、功能单元NAND31、功能单元AND2、功能单元AND3、功能单元BUF、功能单元NOR2、功能单元NOR3、功能单元NOR4、功能单元NOR21、功能单元NOR31、功能单元OR2、功能单元OR3、功能单元AOI21、功能单元AOI211、功能单元OAI21、功能单元OAI211等。

甚至较复杂的D触发器(D flip flop)也可以实现。当一个所述门阵列标准单元不够用时，可以使用多个所述门阵列标准单元来组合。图5是表示根据本发明一个实施例的将多个所述门阵列备用单元通过金属层(例如第一层金属层)的不同连接方式形成功能单元D触发器(D flip flop)。如图5所示，DF是最简单的D触发器(d flip flop)，DFS带set信号，DFR带reset信号，DFSR带set和reset信号。

如图5所示，在另一实施例中，所述门阵列备用单元包括4对pmos晶体管和nmos晶体管，在一个所述门阵列标准单元中，相邻的所述pmos晶体管共用同一有源区，相邻的所述nmos晶体管共用同一有源区。在不同的所述门阵列标准单元之间，有源区互不连接。

将3个所述门阵列备用单元通过金属层连接形成DF功能单元，将4个所述门阵列备用单元通过金属层连接形成DFS功能单元，将5个所述门阵列备用单元通过金属层连接形成DFR功能单元，将5个所述门阵列备用单元通过金属层连接形成DFSR功能单元。扫描单元(scan cell)及其他复杂的功能单元也是同理。而且这多个所述门阵列备用单元不一定要摆在一起，它可以在随机的布局中连接起来。这就相当于一个模块化的概念，把电路和布局(layout)分成模块，放到不同的位置，再通过金属层连接起来，形成一个所述功能单元。

根据本发明的一个实施例，所述门阵列标准单元库还包括时序模型(timingmodel)，所述时序模型包括所述功能单元的时序，在设计方法中还包括对所述时序模型进行匹配，这些时序模型可供EDA工具读取。这样EDA工具可做RC提取(RC extraction)后对时序(timing)有很好的控制。具体的，所述时序模型放在ECO模块中，与非门功能单元对应多个时序的功能单元：NAND2、NAND3、NAND4等，所述时序模型为包括NAND2、NAND3、NAND4的时序，当需要将所述门阵列备用单元修改为与非门功能单元时，EDA工具自动选取合适时序的与非门功能单元，例如选中NAND3。如果没有时序模型，EDA工具就不可能对时序(timing)有控制，就有可能会造成驱动能力不足。

另外这些所述门阵列备用单元不一定要放在同一排，在单元布局的时候把所述门阵列备用单元当做填充单元(filler cell)一样随机插入在各种标准单元(standardcell)中间，在使用时并不影响它的替换(替换为功能单元)和连接。图6是表示根据本发明的一个实施例的PR时随机插入的所述门阵列备用单元。如图6所示，粗线框中的是在标准单元(standard cell)中插入的所述门阵列备用单元。可以看出随机的位置，并不会对逻辑门或者D触发器(d flip flop)的组合有影响。

根据本发明的一个实施例，所述门阵列备用单元和门阵列标准单元用的是2到4对Nmos和Pmos。在本发明的其他实施例中，如果替换成别的Nmos和Pmos数量也是一样原理。根据本发明的一个实施例，连接(cont)层是固定的，只通过修改第1层金属层(metal 1)来实现。而在本发明的其他实施例中，也可以做成可修改连接层及以上层次，或者可修改第2金属层(metal2)及以上层次来实现。

根据本发明的一个实施例，对布局(layout)或版图的画法进行了改进，把版图中的备用单元(用于备用的单元)模块化为一个个小的所述门阵列备用单元，当需要使用备用单元时，可以仅仅替换其中任意一个小的模块(即一个所述门阵列备用单元)。并且所述门阵列标准单元库中具有实现预设功能的功能单元，需要时仅仅需要将一个或几个所述门阵列备用单元替换为所述功能单元，不需用户自行修改，并且替换灵活方便。

此外，本发明并对这些功能单元的修改做了时序模型(timing model)。用的时候有物理布局说明文件(lef)，有时序模型(timing model)，可以对时序有准确的控制。

本发明提供一种所述门阵列备用单元，来实现功能及时序改变的单元。不受限于早期布局，使用时可以方便地改变成多种不同的功能单元，并且建立了时序模型(timingmodel)，可以对修改后的时序进行准确计算。

图7是表示根据本发明一个实施例的设计方法的流程示意图。如图7所示，根据本发明的一个实施例，设计方法包括以下步骤：

步骤S701，提供如上所述的门阵列标准单元库；

步骤S702，提供一版图，所述版图包括多个门阵列备用单元，每个所述门阵列备用单元中pmos晶体管和nmos晶体管的结构、数量和排列方式与所述门阵列标准单元中pmos晶体管和nmos晶体管的结构、数量和排列方式均相同。

所述门阵列备用单元在所述版图中随机布局。

所述门阵列备用单元里的每个pmos和nmos都是固定尺寸。不使用时接成电容，也可以不做连接。

步骤S703，将一个或多个相邻的所述门阵列备用单元替换为一个所述功能单元。

可以利用金属层将所述门阵列备用单元的晶体管连起来，形成功能单元，实现所需要的功能。其中，摆放在不同位置的所述门阵列备用单元可以连接起来共同构成一个功能单元。

不同的逻辑组合式通过第1金属层(metal1)的不同连接来实现。

根据本发明的一个实施例，连接(cont)层是固定的，只通过修改第1金属层(metal1层)来实现。而在本发明的其他实施例中，也可以做成可修改连接层及以上层次，或者可修改第2金属层(metal2)及以上层次来实现。

其中，所述的门阵列标准单元库做了时序模型。所述时序模型可供EDA工具读取。

本发明的所述门阵列备用单元，可以仅修改金属层的连接方式，就能变换成任意的功能单元，甚至触发器，扫描单元(scan cell)等复杂单元。它可以不受布局位置的限制，可以随机布局。它有内建的时序模型(timing model)，可以靠EDA工具调整到准确的时序(timing)，以符合ECO的需求。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实例的限制，上述实例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等同物界定。

Claims

1.一种门阵列标准单元库，其特征在于，所述门阵列标准单元库包括：

多个门阵列标准单元；

2.如权利要求1所述的门阵列标准单元库，其特征在于，所述门阵列标准单元库还包括时序模型，所述时序模型包括所述门阵列标准单元的时序。

3.如权利要求1所述的门阵列标准单元库，其特征在于，在一个所述门阵列标准单元中，所述pmos晶体管位于一排，所述nmos晶体管位于另一排；和/或，在一个所述门阵列标准单元中，包括2对以上的pmos晶体管和nmos晶体管，相邻的所述pmos晶体管共用同一有源区，相邻的所述nmos晶体管共用同一有源区。

4.如权利要求1至3中任意一项所述的门阵列标准单元库，其特征在于，每个所述门阵列标准单元包含两对pmos晶体管和nmos晶体管或四对pmos晶体管和nmos晶体管。

5.一种芯片设计系统，其特征在于，包括，如权利要求1至4中任意一项所述的门阵列标准单元库。

6.如权利要求5所述的芯片设计系统，其特征在于，所述芯片设计系统还包括一版图，所述版图包括多个门阵列备用单元，每个所述门阵列备用单元中pmos晶体管和nmos晶体管的结构、数量和排列方式与所述门阵列标准单元中pmos晶体管和nmos晶体管的结构、数量和排列方式均相同。

7.如权利要求6所述的芯片设计系统，其特征在于，在所述门阵列备用单元不使用时，所述门阵列备用单元通过一层或多层金属层连接成电容，或不做金属层的连接；当所述门阵列备用单元需使用时，将一个或多个相邻的所述门阵列备用单元替换为一个所述功能单元，或，将多个不相邻的所述门阵列备用单元替换为一个所述功能单元。

8.如权利要求5所述的芯片设计系统，其特征在于，所述版图还包括多个备用的标准单元，所述门阵列备用单元与所述标准单元穿插排列；和/或，多个所述门阵列备用单元排列成至少一排，每排包括多个所述门阵列备用单元。

9.一种设计方法，其特征在于，包括以下步骤：

提供如权利要求1至4中任意一项所述的门阵列标准单元库；

10.如权利要求9所述的设计方法，其特征在于，所述门阵列标准单元库还包括时序模型，所述时序模型包括所述功能单元的时序，所述设计方法还包括对所述时序模型进行匹配。