KR20100119397A - 반도체 소자의 레이아웃 설계 방법 - Google Patents
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Abstract
구현하고자 하는 반도체 칩의 종류를 결정하고, 반도체 칩을 구성하는 모듈(module)들을 세분화한다. 세분화된 모듈들에 대해서 각각의 서브 레이아웃을 설계하고, 서브 레이아웃 각각에 대해 패터닝 시뮬레이션을 수행하여 각 모듈들의 설계 마진을 검증한다. 그리고 검증된 설계 마진을 근거로 각 모듈들을 시켜 전체 반도체 칩에 대한 풀 칩 레이아웃을 설계한다.
반도체 칩, 모듈, 풀 칩, 설계, 레이아웃
Description
본 발명은 반도체소자의 형성 방법에 관한 것으로, 보다 구체적으로 반도체소자의 레이아웃 설계 방법에 관한 것이다.
반도체 소자는 동작에 필요한 여러 가지 회로들을 모듈(module) 형태로 제공하며, 이러한 모듈은 하나의 시스템을 구성하는 부분으로서 독립적인 기능을 갖는 단위가 된다. 반도체 소자를 제조하기 위해서는 먼저 설계자가 디자인 룰(design rule)에 의해 해당 반도체 칩(chip)의 성격에 맞게 회로 패턴들을 설계하여 하나의 풀 칩(full chip)을 설계(design)하는 과정이 선행되야 한다.
이러한 풀 칩 설계는, 먼저 제조될 반도체 칩에 적용되는 디자인 룰(design rule)를 설정하고, 설정된 룰을 기반으로 동작에 필요한 회로들을 모듈 단위로 구성하여 각 모듈 별로 설계한다. 각각 설계된 모듈들을 조합하여 구성된 회로들을 연결하여 하나의 풀 칩 레이아웃을 설계하고, 패터닝 조건을 고려한 드로잉 룰(drawing rule)을 가지고 튜닝(tuning) 작업을 수행한다.
그러나, 상술한 풀 칩 설계 방법은 풀 칩 레이아웃 설계 시 칩 크기(size)가 한정되고, 한정된 칩 크기에서 패터닝 조건을 고려하여 각각 설계된 모듈들을 수수정하거나 변경하게 된다. 이로 인해, 한정된 칩 크기에서 풀 칩 레이아웃을 수정하거나 변경하기 어려울 뿐만 아니라 변경 과정에서 룰이 충돌하는 문제점이 발생되고 있다.
본 발명에 따른 반도체소자의 레이아웃 설계 방법은, 구현하고자 하는 반도체 칩의 종류를 결정하는 단계; 상기 반도체 칩을 구성하는 모듈(module)들을 세분화하는 단계; 상기 세분화된 모듈들에 대해서 각각의 서브 레이아웃을 설계하는 단계; 상기 서브 레이아웃 각각에 대해 패터닝 시뮬레이션을 수행하여 각 모듈들의 설계 마진을 검증하는 단계; 및 상기 검증된 설계 마진을 근거로 각 모듈들을 시켜 전체 반도체 칩에 대한 풀 칩 레이아웃을 설계하는 단계를 포함한다.
상기 모듈들은 셀, 센스 앰프, 서브 워드 라인, 서브 홀, 디코더, PMOS, NMOS, 주변회로 트랜지스터를 포함하여 구성되는 것이 바람직하다.
상기 서브 레이아웃은, 각각의 모듈들을 나누어 1장의 포토마스크에 대응되도록 설계되는 것이 바람직하다.
상기 패터닝 시뮬레이션은 각각의 모듈마다 패터닝 조건을 입력하여 반도체 칩을 제조된 결과를 예측하는 것이 바람직하다.
상기 풀칩 레이아웃은 설계 마진 검증 결과 공정 마진이 많은 모듈의 패턴 사이즈를 감소시켜 설계하는 것이 바람직하다.
본 발명의 실시예에 따른 반도체소자의 레이아웃 설계 방법은 레이아웃의 전사도를 시각적으로 표현할 수 있는 LEM(Litho Friendly Design) 장치에서 수행될 수 있다.
도 2를 참조하면, 본 발명에 따른 반도체소자의 레이아웃 설계 방법은, 먼저 구현하고자 하는 반도체 칩의 종류를 결정한다(S10). 예컨대, 반도체 칩은 반도체 재료 또는 절연물질의 표면이나 반도체 재료 내부에 트랜지스터, 캐패시터 등을 포함한 두 개 이상의 소자와, 이러한 소자를 연결하는 배선이 분리될 수 없는 상태로 형성되어 전자회로의 기능을 갖도록 제조된 제품이다. 이러한, 반도체 칩은 크게 정보를 기억하거나 기억된 정보를 읽어내는 메모리(memory) 제품과, 메모리를 제외한 마이크로(micro) 제품으로 구분되어 진다. 메모리 제품에는 DRAM, SRAM, PRAM, MASKROM,FLASH memory 등을 포함하고, 마이크로 제품에는 Micro component, 주문형 IC 인 ASI(Application Specific IC)을 포함된다.
다음에, 결정된 반도체 칩을 구성하는 모듈(module)들을 세분화한다(S20). 즉, 결정된 반도체 칩을 구동하기 위해, 동작에 필요한 회로들을 모듈 단위로 구성한다.
예컨대, 반도체 칩을 구성하는 모듈들은 웨이퍼 상으로 전사될 회로 패턴들로서 하나의 시스템을 구성하는 구성요소이며, 독립적인 기능을 갖는 소자이다. 반도체 칩을 구성하는 모듈에는 셀, 센스 앰프, 서브 워드 라인, 서브 홀, 디코더, PMOS, NMOS, 주변회로 트랜지스터 등을 포함하여 구성된다. 이러한 모듈들은 기본적인 회로 설계는 동일하나, 반도체 칩의 종류에 다양한 밀도와 형태로 구현된다. 따라서, 반도체 칩의 종류에 따라 메모리 셀의 밀도는 달라지고, 이러한 메모리 셀의 동작에 필요한 모듈들과, 이러한 모듈들을 전기적으로 연결시키는 배선들의 레이아웃 설계는 반도체 칩 마다 다르게 설계된다.
다음에, 세분화된 모듈들에 대해서 각각의 서브 레이아웃(sub layout)을 설 계하고(S30), 설계된 서브 레이아웃 각각에 대해 패터닝 시뮬레이션을 수행하여 각 모듈들의 설계 마진을 검증한다(S40).
구체적으로, 계층적인 구조로 이루어지는 반도체 칩의 모듈들을 레이어(layer) 별로 나누고, 해당 모듈이 형성되는 레이어(layer) 조건에서 패터닝이 가능한 사이즈로 각 1장의 포토마스크에 대응되도록 각 모듈들의 서브 레이아웃을 설계한다. 다음에, 메모리 셀을 반도체 칩의 종류에 해당되는 패턴 밀도(pattern density)에 맞게 배열한 후, 배열된 메모리 셀들을 연결할 디코더 모듈을 메모리 셀과 반도체 칩 특성에 맞게 배열한다. 다음에, 코어 지역을 이루는 센스앰프, 서브 워드라인, 서브 홀, PMOS 및 NMOS 모듈을 배열한 다음, 캐패시터 및 주변회로 트랜지스터를 순차적으로 배열한다. 다음에, 각각의 모듈들이 반도체 칩에 구현되는 순서대로 패터닝 조건을 입력하여 반도체 칩이 제조된 결과를 예측하여 각 모듈들의 설계 마진을 검증한다. 그러면, 각각의 모듈들에 대해서 공정 마진이 상대적으로 적은 모듈과 공정 마진이 상대적으로 많은 모듈이 판별된다.
검증된 설계 마진을 근거로 각 모듈들을 정렬시켜 전체 반도체 칩에 대한 풀 칩 레이아웃을 설계한다(S50). 즉, 설계된 모듈들을 조합하여 하나의 완전한 풀칩(full chip)을 설계한다.
예컨대, 패터닝 시뮬레이션 결과, 예측된 반도체 칩의 크기는 설계 시의 반도체 칩의 크기보다 상대적으로 크게 예측될 수 있다. 이 경우, 각 모듈의 공정 마진을 체크 하여 마진이 많은 모듈의 패턴 사이즈를 감소시켜 전체 풀칩 크기를 축소시킬 수 있다. 또한, 공정 마진 검증 과정에서 시뮬레이션 공정 조건을 변화시키 거나, 최소 라인 앤 스페이스(line and space) 조건을 추가로 설정하여 풀칩 레이아웃이 설계 마진에 적합되도록 변경할 수 있다.
본 발명에 따르면, 하나의 구동하는 칩을 만들기 위해 동작에 필요한 회로들을 모듈 단위로 구성하고, 해당 모듈이 형성되는 레이어(layer) 조건에서 패터닝이 가능한 사이즈로 설계한 다음, 사전에 설계된 모듈들에 대해 패터닝 시뮬레이션을 수행하여 설계 마진을 검증한 후, 설계 마진을 근거로 설계된 모듈들을 조합하여 하나의 완전한 풀칩(full chip)을 설계한다. 즉, 풀칩 레이아웃을 설계하기 전에, 반도체 칩을 구성하는 모듈들 각각에 대해 공정 마진을 사전에 검증하여 최적화된 풀칩 레이아웃을 설계할 수 있다.
이로 인해, 풀칩 레이아웃을 설계한 후에 모듈의 공정 마진을 반영하는 것과 달리 설계 초기에 모듈 각각의 설계 마진을 반영하므로, 잠재적으로 발생되는 취약 포인트 예컨대, 핫 스팟(hot spot)을 사전에 방지할 수 있다. 이로 인해, 반도체 소자의 안정적인 동작 및 신뢰성을 크게 상승시켜줄 뿐아니라 제조 시간을 감소시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능함이 명백하다.
도 1은 본 발명에 따른 반도체 소자의 레이아웃 설계 방법을 설명하기 위해 나타내 보인 흐름도이다.
Claims (5)
- 구현하고자 하는 반도체 칩의 종류를 결정하는 단계;상기 반도체 칩을 구성하는 모듈(module)들을 세분화하는 단계;상기 세분화된 모듈들에 대해서 각각의 서브 레이아웃을 설계하는 단계;상기 서브 레이아웃 각각에 대해 패터닝 시뮬레이션을 수행하여 각 모듈들의 설계 마진을 검증하는 단계; 및상기 검증된 설계 마진을 근거로 각 모듈들을 시켜 전체 반도체 칩에 대한 풀 칩 레이아웃을 설계하는 단계를 포함하는 반도체소자의 레이아웃 설계 방법.
- 제1항에 있어서,상기 모듈들은 셀, 센스 앰프, 서브 워드 라인, 서브 홀, 디코더, PMOS, NMOS, 주변회로 트랜지스터를 포함하여 구성되는 반도체소자의 레이아웃 설계 방법.
- 제1항에 있어서,상기 서브 레이아웃은, 각각의 모듈들을 나누어 1장의 포토마스크에 대응되도록 설계되는 반도체 소자의 설계 방법.
- 제1항에 있어서,상기 패터닝 시뮬레이션은 각각의 모듈마다 패터닝 조건을 입력하여 반도체 칩을 제조된 결과를 예측하는 반도체 소자의 레이아웃 설계 방법.
- 제1항에 있어서,상기 풀칩 레이아웃은 설계 마진 검증 결과 공정 마진이 많은 모듈의 패턴 사이즈를 감소시켜 설계하는 반도체 소자의 레이아웃 설계 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102686723B1 (ko) | 2023-10-06 | 2024-07-19 | 위더맥스(주) | Pmos 스위치의 파워 메쉬 칩 레이아웃 장치 |
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2009
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