CN107527903B - 布局方法 - Google Patents

Abstract

布局方法包括：通过处理器或手动选择集成电路的布局中的第一布局器件；在第一布局器件和第二布局器件之间的边界处选择邻接第一布局器件的第二布局器件，其中，导电路径设置为穿过第一布局器件和第二布局器件的边界；并且在导电路径上和边界附近设置切割层。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案。

Description

布局方法

技术领域

本发明的实施例涉及布局方法。

背景技术

在集成电路(尤其是数字电路)的设计中，具有固定功能的标准单元被广泛使用。标准单元通常是预先设计的并且存储在单元库中。在集成电路设计工艺期间，标准单元从单元库中重新取回并且放置在期望的位置。之后，实施布线以将标准单元彼此连接并且将标准单元与芯片上的其它电路连接。由于标准单元中不期望的布局，因此每个标准单元中的导电路径可能产生寄生效应。在先进的半导体技术中，当数百万的标准单元集成至数字电路时，由巨大数量的标准单元引起的有效寄生效应可能大大降低数字电路的速度和功耗。

发明内容

本发明的实施例提供了一种布局方法，包括：选择集成电路的布局中的第一布局器件；在所述第一布局器件和第二布局器件之间的边界处选择邻接所述第一布局器件的所述第二布局器件，其中，导电路径设置为穿过所述第一布局器件和所述第二布局器件的边界；以及在所述导电路径上和所述边界附近设置切割层；其中，所述第一布局器件是第一布局图案并且所述第二布局器件是与所述第一布局图案不同的第二布局图案。

本发明的另一实施例提供了一种集成电路布局，包括：第一布局器件；第二布局器件，在所述第一布局器件和第二布局器件之间的边界处邻接所述第一布局器件；以及导电路径，设置为穿过所述第一布局器件和所述第二布局器件的所述边界；其中，所述第一布局器件是第一布局图案并且所述第二布局器件是与所述第一布局图案不同的第二布局图案，并且所述导电路径在所述边界附近断开成第一导电部分和第二导电部分。

本发明的又一实施例提供了一种集成电路，包括：第一电路器件；第二电路器件，邻接所述第一电路器件；第一导电路径，设置为穿过所述第一电路器件；第二导电路径，设置为穿过所述第二电路器件；以及其中，所述第一电路器件是第一电路图案并且所述第二电路器件是与所述第一电路图案不同的第二电路图案，所述第一导电路径与所述第二导电路径对准，并且所述第一导电路径与所述第二导电路径断开。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的示出用于改进集成电路的布局的布局方法的流程图。

图2至图6是根据一些实施例的示出有源布局器件的图。

图7至图10是根据一些实施例的示出无源布局器件的图。

图11至图21是根据一些实施例的示出电路单元布局的图。

图22是根据实施例的集成电路设计和模型系统的功能框图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

以下将详细地讨论本发明的实施例。但是，应该理解，本发明提供了许多可以在多种具体上下文中体现的许多适用的发明概念。所讨论的具体实施例仅仅是说明性的并且并不用于限制本发明的范围。

此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”“较低”、“左”、“右”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。应该明白，当元件称为“连接至”或“耦合至”另一元件时，该元件可能直接连接至或耦合至其它元件，或可以存在中间元件。

图1是根据一些实施例的示出用于改进集成电路的布局的布局方法100的流程图。布局方法100可通过处理器或手动执行。布局方法100中的一些操作可以手动执行。布局方法100可以编译在计算机可读程序中。计算机可读程序可以存储在存储器件中。处理器可以从存储器件中读取或重新加载计算机可读程序以对集成电路的布局执行布局方法100。集成电路的布局由多个标准单元组成。标准单元通常是预先设计的并且存储在单元库中。一般来说，布局方法100设计为确定集成电路的布局中的有源电路和冗余电路，其中，冗余电路邻接有源电路，并且导电路径穿过有源电路和冗余电路。之后，布局方法100设计为在导电路径上并且在第一器件和第二器件之间的边界附近设置切割层。该切割层是用于切割穿过有源电路和冗余电路的导电路径的掩模。当冗余电路中的导电路径与有源电路断开时，冗余电路中的导电路径上的诸如寄生或耦合电容器的寄生元件与有源电路断开。相应地，当所有冗余电路的导电路径与集成电路中的它们相应的有源电路断开时，减少了集成电路的有效寄生元件。当集成电路中的寄生元件减少时，可以改进集成电路的功耗性能和操作速度。

根据一些实施例，布局方法100包括操作102至108。在操作102中，选择集成电路的布局中的第一布局器件。

在操作104中，选择集成电路的布局中的第二布局器件。在第一布局器件和第二布局器件之间的边界处，第二布局器件邻接第一布局器件。

在操作106中，第一布局器件的布局图案和第二布局器件的布局图案确定为第一布局图案和与第一布局图案不同的第二布局图案。根据一些实施例，第一布局图案对应于集成电路中的有源电路，并且第二布局图案对应于集成电路中的冗余电路。然而，这不限制本发明。第一布局图案可以对应于集成电路中的冗余电路，并且第二布局图案可以对应于集成电路中的有源电路。

在操作108中，当第一布局器件的布局图案和第二布局器件的布局图案分别确定为第一布局图案和第二布局图案时，切割层设置在导电路径上并且在第一布局器件和第二布局器件之间的边界附近。

当切割层设置在导电路径上并且在第一布局器件和第二布局器件之间的边界附近时，布局方法100重复操作102至108，直至由相应的切割层设置冗余电路中的全部导电路径。

根据一些实施例，导电路径是多晶硅路径。对于场效应晶体管(FET)，多晶硅路径设置在场效应晶体管的扩散区域或有源区域上以用于引起扩散区域上的磁场。因此，多晶硅路径可以被视为场效应晶体管的栅极端子。为了简单起见，多晶硅路径在以下实施例中为多晶硅路径。然而，这不限制本发明。

根据一些实施例，在操作106中，布局方法100布置为确定第一布局器件是否包括接触多晶硅路径的第一接触层，并且确定第二布局器件是否包括接触多晶硅路径的第二接触层。如果第一布局器件包括接触多晶硅路径的第一接触层以及如果第二布局器件没有包括接触多晶硅路径的第二接触层，则布局方法100确定第一布局器件是有源布局图案(或简单的有源电路)并且第二布局器件是冗余布局图案(或简单的冗余电路)。

根据一些实施例，在操作106中，布局方法100布置为确定第一布局器件是否包括用于将第一布局器件的第一扩散区域连接至邻近于第一布局器件的第三布局器件的第一接触层，以及确定第二布局器件是否包括用于将第二布局器件的第二扩散区域连接至邻近于第二布局器件的第四布局器件的第二接触层。如果第一布局器件包括用于将第一布局器件的第一扩散区域连接至邻近于第一布局器件的第三布局器件的第一接触层，以及如果第二布局器件没有包括用于将第二布局器件的第二扩散区域连接至邻近于第二布局器件的第四布局器件的第二接触层，则布局方法100确定第一布局器件是有源布局图案并且第二布局器件是冗余布局图案。

根据一些实施例，在操作106中，布局方法100布置为确定第一布局器件是否包括用于将第一布局器件的第一扩散区域连接至邻近于第一布局器件的第三布局器件的第一接触层，以及确定第二布局器件是否包括分别用于将第二布局器件的第二扩散区域和第三扩散区域连接至基准电压的第二接触层和第三接触层。如果第一布局器件包括用于将第一布局器件的第一扩散区域连接至邻近于第一布局器件的第三布局器件的第一接触层，以及如果第二布局器件包括分别用于将第二布局器件的第二扩散区域和第三扩散区域连接至基准电压的第二接触层和第三接触层，则布局方法100确定第一布局器件是有源布局图案并且第二布局器件是冗余布局图案。

根据一些实施例，在操作106中，布局方法100布置为确定第一布局器件是否包括用于将第一布局器件的第一扩散区域连接至邻近于第一布局器件的第三布局器件的第一接触层，以及确定第二布局器件是否包括用于将多晶硅路径接触至基准电压的第二接触层。如果第一布局器件包括用于将第一布局器件的第一扩散区域连接至邻近于第一布局器件的第三布局器件的第一接触层，以及如果第二布局器件包括用于将多晶硅路径接触至基准电压的第二接触层，则布局方法100确定第一布局器件是有源布局图案并且第二布局器件是冗余布局图案。

根据一些实施例，有源电路可以是设置在集成电路的信号路径上的电路。冗余电路可以是没有设置在集成电路的信号路径上的电路。

根据一些实施例，有源电路可以是能够中继信号至/从集成电路中的有源电路的邻近的电路的电路。冗余电路可以是能够中继信号至/从集成电路中的冗余电路的邻近的电路的电路。

图2是根据一些实施例的示出有源布局器件200的图。有源布局器件200可以是集成电路的部分布局。有源布局器件200包括多晶硅路径202和接触层204。接触层204布置为电连接至多晶硅路径202。接触层204进一步电连接至有源布局器件200的邻近的器件(未示出)。相应地，当制造集成电路时，在操作期间，接触层204布置为中继多晶硅路径202和邻近的电路之间的信号。

图3是根据一些实施例的示出有源布局器件300的图。有源布局器件300可以是集成电路的部分布局。有源布局器件300包括多晶硅路径302、扩散区域304、接触层306和金属层308。多晶硅路径302设置在扩散区域304上。接触层306设置在扩散区域304上。接触层306布置为电连接至扩散区域304。金属层308电连接至接触层306。金属层308进一步电连接至有源布局器件300的邻近的器件(未示出)。相应地，当制造集成电路时，在操作期间，接触层306布置为响应于多晶硅路径302上的信号中继扩散区域304和邻近的电路之间的信号。根据一些实施例，有源布局器件300可以是P-沟道金属氧化物半导体场效应晶体管(P-沟道MOSFET)或N-沟道MOSFET的布局。

图4是根据一些实施例的示出有源布局器件400的图。有源布局器件400可以是集成电路的部分布局。有源布局器件400包括多晶硅路径402、扩散区域404、第一金属扩散(MD)层406、金属多晶硅(MP)层408和第二金属扩散410。406和410位于称为MD层的相同的层中。MP和MD的厚度不同但是MP可以水平穿过多晶硅以连接MD。多晶硅路径402设置在扩散区域404上，第一金属扩散406设置在扩散区域404上。第一金属扩散406布置为电连接至扩散区域404。金属多晶硅层408电连接至第一金属扩散406和第二金属扩散410。第二金属扩散410电连接至有源布局器件400的邻近的器件(未示出)。相应地，当制造集成电路时，在操作期间，第一金属扩散406布置为响应于多晶硅路径402上的信号中继扩散区域404和邻近的电路之间的信号。根据一些实施例，有源布局器件400可以是P-沟道MOSFET或N-沟道MOSFET的布局。

图5是根据一些实施例的有源布局器件500的图。有源布局器件500可以是集成电路的部分布局。有源布局器件500包括多晶硅路径502、扩散区域504、第一金属扩散层506、金属多晶硅层508和第二金属扩散510。506和510位于称为MD层的相同的层中。多晶硅路径502设置在扩散区域504的边缘512上，多晶硅路径502可以是氧化物扩散边缘上多晶硅(PODE)。第一金属扩散层506设置在扩散区域504上。第一金属扩散层506布置为电连接至扩散区域504。金属多晶硅层508电连接至第一金属扩散层506和第二金属扩散510。第二金属扩散510电连接至有源布局器件500的邻近的器件(未示出)。相应地，当制造集成电路时，在操作期间，第一金属扩散层506布置为响应于多晶硅路径502上的信号中继扩散区域504和邻近的电路之间的信号。根据一些实施例，有源布局器件500可以是具有PODE伪多晶硅和金属多晶硅连接的P-沟道MOSFET或具有PODE伪多晶硅和金属多晶硅连接的N-沟道MOSFET的布局。

图6是根据一些实施例的示出有源布局器件600的图。有源布局器件600可以是集成电路的部分布局。有源布局器件600包括多晶硅路径602、第一接触层604、扩散区域606、第二接触层608和金属层610。第一接触层604设置在多晶硅路径602上。第一接触层604电连接至多晶硅路径602。多晶硅路径602设置在扩散区域606的边缘612上。边缘612称为氧化物扩散边缘上多晶硅(PODE)。根据一些实施例，在有源布局器件600的GDS(图形数据库系统)文件中，边缘612是符号。换句话说，边缘612是非流片层，在最后的硅中是不可见的，用于指示扩散区域606的边缘。多晶硅路径602布置为穿过边缘612。因此，边缘612是用于对准多晶硅路径602和氧化物扩散区域606的切割层。在制造有源布局器件600之后，边缘612中的部分变成了多晶硅路径602。第二接触层608设置在扩散区域606上。第二接触层608电连接至扩散区域606。金属层610电连接至第二接触层608。金属层610电连接至有源布局器件600的邻近的器件(未示出)。相应地，当制造集成电路时，在操作期间，第二接触层608布置为响应于多晶硅路径602上的信号中继扩散区域606和邻近的电路之间的信号，其中，该信号可以从第一接触层604接收。根据一些实施例，有源布局器件600可以是具有PODE伪多晶硅和多晶硅连接的P-沟道MOSFET或具有PODE伪多晶硅和多晶硅连接的N-沟道MOSFET的布局。

图7是根据一些实施例的示出无源布局器件700的图。无源布局器件700可以是集成电路的部分布局。无源布局器件700包括多晶硅路径702。多晶硅路径702是浮置多晶硅路径。根据一些实施例，多晶硅路径702没有电连接至无源布局器件700的邻近的器件(未示出)。相应地，多晶硅路径702是集成电路中的冗余多晶硅路径，并且在操作期间，多晶硅路径702没有中继多晶硅路径702和邻近的电路之间的信号。

图8是根据一些实施例的示出无源布局器件800的图。无源布局器件800可以是集成电路的部分布局。无源布局器件800包括多晶硅路径802、扩散区域804、接触层806和金属层808。多晶硅路径802设置在扩散区域804的边缘810上。边缘810称为氧化物扩散边缘(PODE)上多晶硅。根据一些实施例，在无源布局器件800的GDS(图形数据库系统)文件中，边缘810是符号。换句话说，边缘810是非流片层，在最后的硅中是不可见的，用于指示扩散区域804的边缘。多晶硅路径802布置为穿过边缘810。因此，边缘810是用于对准多晶硅路径802和氧化物扩散区域804的切割层。在制造无源布局器件800之后，边缘810中的部分变成了多晶硅路径802。接触层806设置在扩散区域804上。接触层806可以电连接至扩散区域804。金属层808电连接至接触层806。金属层808没有电连接至无源布局器件800的邻近的器件(未示出)。相应地，因为操作期间，金属层808没有中继扩散区域804和邻近的电路之间的信号，因此扩散区域804、接触层806和金属层808是集成电路中的浮置器件。因此，多晶硅路径802被视为集成电路中的冗余多晶硅路径。根据一些实施例，无源布局器件800可以是具有PODE伪多晶硅的P-沟道MOSFET或具有PODE伪多晶硅的N-沟道MOSFET的布局。

图9是根据一些实施例的示出无源布局器件900的图。无源布局器件900可以是集成电路的部分布局。无源布局器件900包括多晶硅路径902和扩散区域904。多晶硅路径902设置在扩散区域904上。扩散区域904没有包括其上接触的任何接触层。相应地，因为操作期间，没有接触层中继扩散区域904和邻近的电路之间的信号，因此扩散区域904是集成电路中的浮置扩散区域。因此，多晶硅路径902被视为集成电路中的冗余多晶硅路径。根据一些实施例，无源布局器件900可以是浮置P-沟道MOSFET或浮置N-沟道MOSFET的布局。

图10是根据一些实施例的示出无源布局器件1000的图。无源布局器件1000可以是集成电路的部分布局。无源布局器件1000包括多晶硅路径1002、扩散区域1004、第一金属扩散层1006、第二金属扩散1008、第一接触层1010和第二接触层1012。1006和1008位于称为MD层的相同的层中。多晶硅路径1002设置在扩散区域1004上以用于将扩散区域1004分隔成第一扩散区域1014和第二扩散区域1016。第一金属扩散1006和第二金属扩散1008分别设置在第一扩散区域1014和第二扩散区域1016上。第一金属扩散1006和第二金属扩散1008分别电连接至第一扩散区域1014和第二扩散区域1016。第一接触层1010和第二接触层1012分别电连接至第一金属扩散1006和第二金属扩散1008。第一接触层1010和第二接触层1012连接至基准电压。根据一些实施例，基准电压是集成电路的接地电压VSS。然而，这不限制本发明。基准电压可以是集成电路的电源电压(VDD)。当第一扩散区域1014和第二扩散区域1016都连接至接地电压(或电源电压)时，器件1000是集成电路中的接地线(或电源线)伪器件。因此，多晶硅路径1002被视为集成电路中的冗余多晶硅路径。根据一些实施例，无源布局器件1000可以是接地线N-沟道MOSFET或电源线P-沟道MOSFET的布局。

图2至图6示出了五个不同类型的有源布局图案而图7至图10示出了五个不同类型的无源布局图案。在集成电路的布局中，有源布局图案的多晶硅路径可以连接至无源布局图案的多晶硅路径，其中，有源布局图案的多晶硅路径与无源布局图案的多晶硅路径对准。布局方法100用于发现所有的布局图案，其中，有源布局图案的多晶硅路径连接至无源布局图案的多晶硅路径。之后，布局方法100在多晶硅路径上和有源布局器件和无源布局器件之间的边界附近设置切割层。根据一些实施例，切割层可以是切割多晶硅(CPO)层。相应地，在制造之后，无源布局器件可以与有源布局器件断开。

图11至图17示出了通过布局方法100在集成电路中发现的多个电路单元布局。电路单元布局可以是单一高度的单元。图11是根据一些实施例的示出电路单元布局1100的图。电路单元布局1100包括第一布局图案1102和邻接第一布局图案1102的第二布局图案1104。多晶硅路径1106设置为穿过第一布局图案1102和第二布局图案1104的边界1108。根据一些实施例，第一切割多晶硅层1110设置在多晶硅路径1106的第一边缘上，并且第二切割多晶硅层1112设置在多晶硅路径1106的第二边缘上。在第一布局图案1102中，接触层1114设置在多晶硅路径1106上以用于将控制信号中继至多晶硅路径1106。当制造集成电路时，在操作期间，接触层1116布置为响应于多晶硅路径1106上的信号中继扩散区域1118和邻近的电路(未示出)之间的信号。金属层1119连接至接触层1116以用于传导中继信号。第一布局图案1102与图3中的有源布局器件300类似。为了简单起见，此处省略了第一布局图案1102的详细的描述。第二布局器件1104与图7中的无源布局器件700类似。因此，第二布局图案1104中的多晶硅路径1106是冗余多晶硅路径。相应地，如果布局方法100确定第一布局图案1102和第二布局图案1104分别是有源布局图案和无源布局图案，则布局方法100在多晶硅路径1106上以及第一布局图案1102和第二布局图案1104的边界1108附近或上设置附加切割多晶硅层1120。切割多晶硅层1120是制造期间用于切割多晶硅路径1106的掩模。在制造之后，第二布局图案1104中的部分多晶硅路径1106与第一布局图案1102中的部分多晶硅路径1106断开。相应地，减小了第一布局图案1102中的部分多晶硅路径1106的负载或寄生电容。

图12是根据一些实施例的示出电路单元布局1200的图。电路单元布局1200包括第一布局图案1202和邻接第一布局图案1202的第二布局图案1204。多晶硅路径1206设置为穿过第一布局图案1202和第二布局图案1204的边界1208。根据一些实施例，第一切割多晶硅层1210设置在多晶硅路径1206的第一边缘上，并且第二切割多晶硅层1212设置在多晶硅路径1206的第二边缘上。第一布局图案1202还包括接触层1214、扩散区域1216、接触层1218和金属层1220。第一布局图案1202与图11中的第一布局图案1102类似。为了简单起见，此处省略第一布局图案1202的详细描述。第二布局图案1204包括扩散区域1222、接触层1224和金属层1226。多晶硅路径1206设置在扩散区域1222的边缘1227上。接触层1224连接至扩散区域1222。金属层1226连接至接触层1224。金属层1226没有电连接至第二布局图案1204的邻近的器件(未示出)。第二布局图案1204与图8中的无源布局器件800类似。因此，第二布局图案1204中的多晶硅路径1206是冗余多晶硅路径。相应地，如果布局方法100确定第一布局图案1202和第二布局图案1204分别是有源布局图案和无源布局图案，则布局方法100在多晶硅路径1206上以及第一布局图案1202和第二布局图案1204的边界1208附近或上设置附加切割多晶硅层1228以在制造期间用于切割多晶硅路径1206。在制造之后，第二布局图案1204中的部分多晶硅路径1206与第一布局图案1202中的部分多晶硅路径1206断开。相应地，减小了第一布局图案1202中的部分多晶硅路径1206的负载或寄生电容。

图13是根据一些实施例的示出电路单元布局1300的图。电路单元布局1300包括第一布局图案1302和邻接第一布局图案1302的第二布局图案1304。多晶硅路径1306设置为穿过第一布局图案1302和第二布局图案1304的边界1308。根据一些实施例，第一切割多晶硅层1310设置在多晶硅路径1306的第一边缘上，并且第二切割多晶硅层1312设置在多晶硅路径1306的第二边缘上。第一布局图案1302还包括扩散区域1316、接触层1318和金属层1320。第一布局图案1302与图12中的第二布局图案1204类似。为了简单起见，此处省略第一布局图案1302的详细描述。第二布局图案1304包括接触层1322、扩散区域1324、接触层1326、金属层1328和金属多晶硅(MP)层1330。多晶硅路径1306设置在扩散区域1324的边缘1329上。接触层1326连接至扩散区域1324。金属层1328连接至接触层1326。金属层1328经由金属多晶硅层1330电连接至第二布局图案1304的邻近的器件(未示出)。第二布局图案1304与图6中的有源布局器件600类似。因此，第一布局图案1302中的多晶硅路径1306是冗余多晶硅路径。相应地，如果布局方法100确定第一布局图案1302和第二布局图案1304分别是无源布局图案和有源布局图案，则布局方法100在多晶硅路径1306上以及第一布局图案1302和第二布局图案1304的边界1308附近或上设置附加切割多晶硅层1330以在制造期间用于切割多晶硅路径1306。在制造之后，第一布局图案1302中的部分多晶硅路径1306与第二布局图案1304中的部分多晶硅路径1306断开。相应地，减小了第二布局图案1304中的部分多晶硅路径1306的负载或寄生电容。

图14是根据一些实施例的示出电路单元布局1400的图。电路单元布局1400包括第一布局图案1402和邻接第一布局图案1402的第二布局图案1404。多晶硅路径1406设置为穿过第一布局图案1402和第二布局图案1404的边界1408。根据一些实施例，第一切割多晶硅层1410设置在多晶硅路径1406的第一边缘上，并且第二切割多晶硅层1412设置在多晶硅路径1406的第二边缘上。第一布局图案1402还包括接触层1414、扩散区域1416、接触层1418和金属层1420。第一布局图案1402与图11中的第一布局图案1102类似。为了简单起见，此处省略第一布局图案1402的详细描述。第二布局图案1404还包括扩散区域1422。第二布局图案1404与图9中的无源布局器件900类似。因此，第二布局图案1404中的多晶硅路径1406是冗余多晶硅路径。相应地，如果布局方法100确定第一布局图案1402和第二布局图案1404分别是有源布局图案和无源布局图案，则布局方法100在多晶硅路径1406上以及第一布局图案1402和第二布局图案1404的边界1408附近或上设置附加切割多晶硅层1424以在制造期间用于切割多晶硅路径1406。在制造之后，第二布局图案1404中的部分多晶硅路径1406与第一布局图案1402中的部分多晶硅路径1406断开。相应地，减小了第一布局图案1402中的部分多晶硅路径1406的负载或寄生电容。

图15是根据一些实施例的示出电路单元布局1500的图。电路单元布局1500包括第一布局图案1502和邻接第一布局图案1502的第二布局图案1504。多晶硅路径1506设置为穿过第一布局图案1502和第二布局图案1504的边界1508。根据一些实施例，第一切割多晶硅层1510设置在多晶硅路径1506的第一边缘上，并且第二切割多晶硅层1512设置在多晶硅路径1506的第二边缘上。第一布局图案1502还包括接触层1514、扩散区域1516、接触层1518和金属层1520。第一布局图案1502与图11中的第一布局图案1102类似。为了简单起见，此处省略第一布局图案1502的详细描述。第二布局图案1504还包括扩散区域1522、第一金属扩散层1524、第二金属扩散1526、第一接触层1528和第二接触层1530。1524和1526位于称为MD层的相同的层中。第一金属扩散1524和第二金属扩散1526电连接至扩散区域1522。第一接触层1528和第二接触层1530分别电连接至第一金属扩散1524和第二金属扩散1526，并且第一接触层1528和第二接触层1530电连接至基准电压(例如，接地电压)。第二布局图案1504与图10中的无源布局器件1000类似。因此，第二布局图案1504中的多晶硅路径1506是冗余多晶硅路径。相应地，如果布局方法100确定第一布局图案1502和第二布局图案1504分别是有源布局图案和无源布局图案，则布局方法100在多晶硅路径1506上以及第一布局图案1502和第二布局图案1504的边界1508附近或上设置附加切割多晶硅层1532以在制造期间用于切割多晶硅路径1506。在制造之后，第二布局图案1504中的部分多晶硅路径1506与第一布局图案1502中的部分多晶硅路径1506断开。相应地，减小了第一布局图案1502中的部分多晶硅路径1506的负载或寄生电容。

图16是根据一些实施例的示出电路单元布局1600的图。电路单元布局1600包括第一布局图案1602和邻接第一布局图案1602的第二布局图案1604。第一多晶硅路径1606和第二多晶硅路径1608设置为穿过第一布局图案1602和第二布局图案1604的边界1610。根据一些实施例，第一切割多晶硅层1612和第二切割多晶硅层1614分别设置在第一多晶硅路径1606和第二多晶硅路径1608的第一边缘上。第三切割多晶硅层1616和第四切割多晶硅层1618分别设置在第一多晶硅路径1606和第二多晶硅路径1608的第二边缘上。第五切割多晶硅层1620设置在第二多晶硅路径1608上。假设第一布局图案1602是有源布局图案并且第二布局图案1604是无源布局图案。之后，当布局方法100在第一多晶硅路径1606上以及第一布局图案1602和第二布局图案1604的边界1610附近或上设置附加切割多晶硅层1622时，布局方法100还使第五切割多晶硅层1620移动至与附加切割多晶硅层1622对准。因此，第五切割多晶硅层1620和附加切割多晶硅层1622可以结合成单个切割多晶硅层以简化布局系统。然而，这不限制本发明。布局方法100可以使附加切割多晶硅层1622移动至与第五切割多晶硅层1620对准。

图17是根据一些实施例的示出电路单元布局1700的图。电路单元布局1700包括第一布局图案1702和邻接第一布局图案1702的第二布局图案1704。第一多晶硅路径1706和第二多晶硅路径1708设置为穿过第一布局图案1702和第二布局图案1704的边界1710。根据一些实施例，第一切割多晶硅层1712和第二切割多晶硅层1714分别设置在第一多晶硅路径1706和第二多晶硅路径1708的第一边缘上。第三切割多晶硅层1716和第四切割多晶硅层1718分别设置在第一多晶硅路径1706和第二多晶硅路径1708的第二边缘上。第五切割多晶硅层1720设置在第二多晶硅路径1708上。假设第一布局图案1702是无源布局图案并且第二布局图案1704是有源布局图案。之后，当布局方法100在第一多晶硅路径1706上以及第一布局图案1702和第二布局图案1704的边界1710附近或上设置附加切割多晶硅层1722时，布局方法100还使附加切割多晶硅层1722移动至与第五切割多晶硅层1720对准。因此，附加切割多晶硅层1722和第五切割多晶硅层1720可以结合成单个切割多晶硅层以简化布局系统。

图18是图21示出了通过布局方法100在集成电路中发现的多个多高度的电路单元布局。图18是根据一些实施例的示出电路单元布局1800的图。电路单元布局1800包括第一布局图案1802、第二布局图案1804、第三布局图案1806和第四布局图案1808。布局图案1802至1808是邻接的布局图案。多晶硅路径1810设置为穿过第一布局图案1802、第二布局图案1804、第三布局图案1806和第四布局图案1808的边界1812、1814和1816。根据一些实施例，第一切割多晶硅层1818设置在多晶硅路径1810的第一边缘上，并且第二切割多晶硅层1820设置在多晶硅路径1810的第二边缘上。根据一些实施例，假定第一布局图案1802和第二布局图案1804是有源布局图案，并且第三布局图案1806和第四布局图案1808是无源布局图案。相应地，当布局方法100确定布局图案1802、1804、1806和1808的布局图案类型时，布局方法100可以在多晶硅路径1810上以及第二布局图案1804和第三布局图案1806的边界1814附近或上设置附加切割多晶硅层1822以在制造期间用于切割多晶硅路径1810。在制造之后，第二布局图案1804和第三布局图案1806中的部分多晶硅路径1810与第一布局图案1802和第二布局图案1804中的部分多晶硅路径1810断开。相应地，减小了第一布局图案1802和第二布局图案1804中的部分多晶硅路径1810的负载或寄生电容。

图19是根据一些实施例的示出电路单元布局1900的图。电路单元布局1900包括第一布局图案1902、第二布局图案1904、第三布局图案1906和第四布局图案1908。布局图案1902至1908是邻接的布局图案。多晶硅路径1910设置为穿过第一布局图案1902、第二布局图案1904、第三布局图案1906和第四布局图案1908的边界1912、1914和1916。根据一些实施例，第一切割多晶硅层1918设置在多晶硅路径1910的第一边缘上，第二切割多晶硅层1920设置在多晶硅路径1910的第二边缘上，并且第三切割多晶硅层1922设置在第三布局图案1906和第四布局图案1908之间。根据一些实施例，假定第一布局图案1902和第三布局图案1906是无源布局图案，并且第二布局图案1904和第四布局图案1908是有源布局图案。相应地，当布局方法100确定布局图案1902、1904、1906和1908的布局图案类型时，布局方法100可以在多晶硅路径1910上以及第一布局图案1902和第二布局图案1904之间的边界1912附近或上设置第一附加切割多晶硅层1924，并且在多晶硅路径1910上以及第二布局图案1904和第三布局图案1906之间的边界1914附近或上设置第二附加切割多晶硅层1926以在制造期间用于切割多晶硅路径1910。在制造之后，第一布局图案1902中的部分多晶硅路径1910和第三布局图案1906中的部分多晶硅路径1910与第二布局图案1904中的部分多晶硅路径1910断开。相应地，减小了第二布局图案1904中的部分多晶硅路径1910的负载或寄生电容。

图20是根据一些实施例的示出电路单元布局2000的图。电路单元布局2000包括第一布局图案2002、第二布局图案2004、第三布局图案2006和第四布局图案2008。布局图案2002至2008是邻接的布局图案。多晶硅路径2010设置为穿过第一布局图案2002、第二布局图案2004、第三布局图案2006和第四布局图案2008的边界2012、2014和2016。根据一些实施例，第一切割多晶硅层2018设置在多晶硅路径2010的第一边缘上，第二切割多晶硅层2020设置在多晶硅路径2010的第二边缘上，并且第三切割多晶硅层2022设置在第二布局图案2004和第三布局图案2006之间。根据一些实施例，假定第一布局图案2002、第三布局图案2006和第四布局图案2008是有源布局图案，并且第二布局图案2004是无源布局图案。相应地，当布局方法100确定布局图案2002、2004、2006和2008的布局图案类型时，布局方法100可以在多晶硅路径2010上以及第一布局图案2002和第二布局图案2004之间的边界2012附近或上设置附加切割多晶硅层2024以在制造期间用于切割多晶硅路径2010。在制造之后，第二布局图案2004中的部分多晶硅路径2010与第一布局图案2002中的部分多晶硅路径2010断开。相应地，减小了第一布局图案2002中的部分多晶硅路径2010的负载或寄生电容。

图21是根据一些实施例的示出电路单元布局2100的图。电路单元布局2100包括第一布局图案2102、第二布局图案2104、第三布局图案2106和第四布局图案2108。布局图案2102至2108是邻接的布局图案。多晶硅路径2110设置为穿过第一布局图案2102、第二布局图案2104、第三布局图案2106和第四布局图案2108的边界2112、2114和2116。根据一些实施例，第一切割多晶硅层2118设置在多晶硅路径2110的第一边缘上，并且第二切割多晶硅层2120设置在多晶硅路径2110的第二边缘上。根据一些实施例，假定第一布局图案2102是无源布局图案，并且第二布局图案2104、第三布局图案2106和第四布局图案2108是有源布局图案。相应地，当布局方法100确定布局图案2102、2104、2106和2108的布局图案类型时，布局方法100可以在多晶硅路径2110上以及第一布局图案2102和第二布局图案2104之间的边界2112附近或上设置附加切割多晶硅层2122以在制造期间用于切割多晶硅路径2110。在制造之后，第一布局图案2102中的部分多晶硅路径2110与第二布局图案2104、第三布局图案2106和第四布局图案2108中的部分多晶硅路径2110断开。相应地，减小了第二布局图案2104、第三布局图案2106和第四布局图案2108中的部分多晶硅路径2110的负载或寄生电容。

简单地说，布局方法100设计为用于自动或手动确定集成电路中的有源电路和冗余电路的所有多晶硅连接，并且在多晶硅连接上设置多晶硅切割层。当制造之后冗余电路的所有的多晶硅路径与有源电路的多晶硅路径断开时，改进了集成电路的速度和功耗。

图22是根据实施例的集成电路设计和模型系统2200的功能框图。集成电路设计和模型系统2200包括第一计算机系统2210、第二计算机系统2220、网络存储器件2230以及连接第一计算机系统2210、第二计算机系统2220和网络存储器件2230的网络2240。在一些实施例中，省略第二计算机系统2220、网络存储器件2230和网络2240中的一个或多个。在一些实施例中，将第一计算机系统2210、第二计算机系统2220和/或网络存储器件2230中的两个或多个结合成单个计算机系统。

第一计算机系统2210包括与非临时性计算机可读存储介质2214通信连接的硬件处理器2212，非临时性计算机可读存储介质2214编码有(即，存储)产生的集成布局2214a、电路设计2214b、计算机程序代码2214c(即，一组可执行指令)以及具有如此处描述的布局图案的标准单元库2214d。处理器2212与计算机可读存储介质2214电连接和通信连接。处理器2212配置为执行编码在计算机可读存储介质2214中的一组指令2214c以使计算机2210用作布局布线工具以基于标准单元库2214d产生布局设计。处理器2212也配置为执行编码在计算机可读存储介质2214中的一组指令2214c以使计算机2210实施布局方法100的操作102至108。

在一些实施例中，标准单元库2214d存储在非临时性存储介质中，而不是存储介质2214中。在一些实施例中，标准单元库2214d存储在网络存储器件2230或第二计算机系统2220中的非临时性存储介质中。在这种情况下，标准单元库2214d由处理器2212通过网络访问。

在一些实施例中，处理器2212是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质2214是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或器件)。例如，计算机可读存储介质2214包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质2214包括光盘只读存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在至少一些实施例中，计算机系统2210包括输入/输出接口2216和显示单元2217。输入/输出接口2216连接至控制器2212并且允许电路设计者操作第一计算机系统2210。在至少一些实施例中，显示单元2217以实时的方式显示布局布线工具2214a的执行情况并提供图形用户界面(GUI)。在至少一些实施例中，输入/输出接口2216和显示单元2217允许操作者以互动方式操作计算机系统2210。

在一些实施例中，公开了布局方法。该布局方法包括：通过处理器选择集成电路的布局中的第一布局器件；在第一布局器件和第二布局器件之间的边界处选择邻接第一布局器件的第二布局器件，其中，导电路径设置为穿过第一布局器件和第二布局器件的边界；并且在导电路径上和边界附近设置切割层。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案。

在上述布局方法中，其中，所述导电路径是多晶硅路径。

在上述布局方法中，其中，所述第一布局图案对应于所述集成电路中的有源电路，并且所述第二布局图案对应于所述集成电路中的冗余电路。

在上述布局方法中，还包括：确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是所述第一布局图案还是所述第二布局图案。

在上述布局方法中，还包括：确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是所述第一布局图案还是所述第二布局图案，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：确定所述第一布局器件是否包括接触所述导电路径的第一接触层，并且确定所述第二布局器件是否包括接触所述导电路径的第二接触层；其中，当所述第一布局器件包括接触所述导电路径的所述第一接触层时并且当所述第二布局器件没有包括接触所述导电路径的所述第二接触层时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案。

在上述布局方法中，还包括：确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是所述第一布局图案还是所述第二布局图案，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：确定所述第一布局器件是否包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且确定所述第二布局器件是否包括用于将所述第二布局器件的第二扩散区域连接至邻近于所述第二布局器件的第四布局器件的第二接触层；其中，当所述第一布局器件包括用于将所述第一布局器件的所述第一扩散区域连接至邻近于所述第一布局器件的所述第三布局器件的所述第一接触层时，并且当所述第二布局器件没有包括用于将所述第二布局器件的所述第二扩散区域连接至邻近于所述第二布局器件的所述第四布局器件的所述第二接触层时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案。

在上述布局方法中，还包括：确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是所述第一布局图案还是所述第二布局图案，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：确定所述第一布局器件是否包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且确定所述第二布局器件是否包括用于将所述第二布局器件的第二扩散区域和第三扩散区域分别连接至基准电压的第三接触层；其中，当所述第一布局器件包括用于将所述第一布局器件的所述第一扩散区域连接至邻近于所述第一布局器件的所述第三布局器件的所述第一接触层时，并且当所述第二布局器件包括用于将所述第二布局器件的所述第二扩散区域和所述第三扩散区域分别连接至所述基准电压时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案。

在上述布局方法中，还包括：确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是所述第一布局图案还是所述第二布局图案，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：确定所述第一布局器件是否包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且确定所述第二布局器件是否包括用于将所述第二布局器件的第二扩散区域和第三扩散区域分别连接至基准电压的第三接触层；其中，当所述第一布局器件包括用于将所述第一布局器件的所述第一扩散区域连接至邻近于所述第一布局器件的所述第三布局器件的所述第一接触层时，并且当所述第二布局器件包括用于将所述第二布局器件的所述第二扩散区域和所述第三扩散区域分别连接至所述基准电压时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案，其中，所述基准电压是接地电压。

在一些实施例中，公开了集成电路的布局。该布局包括第一布局器件、第二布局器件和导电路径。第二布局器件在第一布局器件和第二布局器件之间的边界处邻接在第一布局器件之上。导电路径设置为穿过第一布局器件和第二布局器件的边界。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案，并且导电路径在边界附近断开成第一导电部分和第二导电部分。

在上述布局中，其中，所述导电路径是多晶硅路径。

在上述布局中，其中，所述第一布局图案对应于所述集成电路中的有源电路，并且所述第二布局图案对应于所述集成电路中的冗余电路。

在上述布局中，其中，所述第一布局器件包括接触所述第一布局器件中的所述导电路径的所述第一导电部分的第一接触层，并且所述第二布局器件中的所述导电路径的所述第二导电部分没有接触与所述第一接触层不同的第二接触层。

在上述布局中，其中，所述第一布局器件包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的接触层，并且所述第二布局器件的第二扩散区域是浮置扩散区域。

在上述布局中，其中，所述第一布局器件包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且所述第二布局器件包括用于将所述第二布局器件的第二扩散区域和第三扩散区域分别连接至基准电压的第二接触层和第三接触层。

在上述布局中，其中，所述第一布局器件包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且所述第二布局器件包括用于将所述第二布局器件的第二扩散区域和第三扩散区域分别连接至基准电压的第二接触层和第三接触层，所述基准电压是接地电压。

在一些实施例中，公开了集成电路。该集成电路包括第一电路器件、第二电路器件、第一导电路径和第二导电路径。第二电路器件邻接在第一电路器件之上。第一导电路径设置为穿过第一电路器件。第二导电路径设置为穿过第二电路器件。第一电路器件是第一电路图案并且第二电路器件是与第一电路图案不同的第二电路图案。第一导电路径与第二导电路径对准，并且第一导电路径与第二导电路径断开。

在上述集成电路中，其中，所述第一电路器件包括接触所述第一电路器件中的所述第一导电路径的第一接触层，并且所述第二电路器件中的所述第二导电路径是浮置导电路径。

在上述集成电路中，其中，所述第一电路器件包括用于将所述第一电路器件的第一扩散区域连接至邻近于所述第一电路器件的第三电路器件的接触层，并且所述第二电路器件的第二扩散区域是浮置扩散区域。

在上述集成电路中，其中，所述第一电路器件包括用于将所述第一电路器件的第一扩散区域连接至邻近于所述第一电路器件的第三电路器件的第一接触层，并且所述第二电路器件包括用于将所述第二电路器件的第二扩散区域和第三扩散区域分别连接至基准电压的第二接触层和第三接触层。

在上述集成电路中，其中，所述基准电压是接地电压。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (32)

1.一种布局方法，包括：

选择集成电路的布局中的第一布局器件；

在所述第一布局器件和第二布局器件之间的边界处选择邻接所述第一布局器件的所述第二布局器件，所述第二布局器件是所述集成电路中的冗余电路，其中，导电路径设置为穿过所述第一布局器件和所述第二布局器件的边界；

确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是第一布局图案还是第二布局图案；以及

在所述导电路径上和所述边界附近设置切割层；

通过根据所述切割层的位置将所述导电路径切割为第一导电部分和第二导电部分，所述第一布局器件与所述第二布局器件断开；

其中，所述第一布局器件是所述第一布局图案并且所述第二布局器件是与所述第一布局图案不同的所述第二布局图案。

2.根据权利要求1所述的布局方法，其中，所述导电路径是多晶硅路径。

3.根据权利要求1所述的布局方法，其中，所述第一布局图案对应于所述集成电路中的有源电路，并且所述第二布局图案对应于所述集成电路中的冗余电路。

4.根据权利要求1所述的布局方法，其中，所述第一布局图案对应于所述集成电路中的冗余电路，并且所述第二布局图案对应于所述集成电路中的有源电路。

5.根据权利要求1所述的布局方法，其中，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：

确定所述第一布局器件是否包括接触所述导电路径的第一接触层，并且确定所述第二布局器件是否包括接触所述导电路径的第二接触层；

其中，当所述第一布局器件包括接触所述导电路径的所述第一接触层时并且当所述第二布局器件没有包括接触所述导电路径的所述第二接触层时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案。

6.根据权利要求1所述的布局方法，其中，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：

确定所述第一布局器件是否包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且确定所述第二布局器件是否包括用于将所述第二布局器件的第二扩散区域连接至邻近于所述第二布局器件的第四布局器件的第二接触层；

其中，当所述第一布局器件包括用于将所述第一布局器件的所述第一扩散区域连接至邻近于所述第一布局器件的所述第三布局器件的所述第一接触层时，并且当所述第二布局器件没有包括用于将所述第二布局器件的所述第二扩散区域连接至邻近于所述第二布局器件的所述第四布局器件的所述第二接触层时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案。

7.根据权利要求1所述的布局方法，其中，确定所述第一布局器件的所述布局图案和所述第二布局器件的所述布局图案是所述第一布局图案还是所述第二布局图案包括：

确定所述第一布局器件是否包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且确定所述第二布局器件是否包括用于将所述第二布局器件的第二扩散区域和第三扩散区域分别连接至基准电压的第二接触层和第三接触层；

其中，当所述第一布局器件包括用于将所述第一布局器件的所述第一扩散区域连接至邻近于所述第一布局器件的所述第三布局器件的所述第一接触层时，并且当所述第二布局器件包括用于将所述第二布局器件的所述第二扩散区域和所述第三扩散区域分别连接至所述基准电压的所述第二接触层和所述第三接触层时，确定所述第一布局器件是所述第一布局图案并且所述第二布局器件是所述第二布局图案。

8.根据权利要求7所述的布局方法，其中，所述基准电压是接地电压。

9.根据权利要求1所述的布局方法，其中，所述切割层是在所述集成电路的制造期间用于切割所述导电路径的掩模。

10.根据权利要求5所述的布局方法，其中，所述第一接触层配置为中继所述第一导电部分的信号。

11.根据权利要求6所述的布局方法，其中，所述第一接触层配置为中继所述第一扩散区域和所述第三布局器件之间的信号。

12.根据权利要求1所述的布局方法，进一步包括：

自动地确定所述集成电路的布局中的所述导电路径。

13.一种集成电路布局，包括：

第一布局器件；

第二布局器件，在所述第一布局器件和第二布局器件之间的边界处邻接所述第一布局器件；以及

导电路径，设置为穿过所述第一布局器件和所述第二布局器件的所述边界；

其中，所述第一布局器件是第一布局图案并且所述第二布局器件是与所述第一布局图案不同的第二布局图案，并且所述导电路径在所述边界上断开成第一导电部分和第二导电部分。

14.根据权利要求13所述的布局，其中，所述导电路径是多晶硅路径。

15.根据权利要求13所述的布局，其中，所述第一布局图案对应于所述集成电路中的有源电路，并且所述第二布局图案对应于所述集成电路中的冗余电路。

16.根据权利要求13所述的布局，其中，所述第一布局器件包括接触所述第一布局器件中的所述导电路径的所述第一导电部分的第一接触层，并且所述第二布局器件中的所述导电路径的所述第二导电部分没有接触与所述第一接触层不同的第二接触层。

17.根据权利要求13所述的布局，其中，所述第一布局器件包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的接触层，并且所述第二布局器件的第二扩散区域是浮置扩散区域。

18.根据权利要求13所述的布局，其中，所述第一布局器件包括用于将所述第一布局器件的第一扩散区域连接至邻近于所述第一布局器件的第三布局器件的第一接触层，并且所述第二布局器件包括用于将所述第二布局器件的第二扩散区域和第三扩散区域分别连接至基准电压的第二接触层和第三接触层。

19.根据权利要求18所述的布局，其中，所述基准电压是接地电压。

20.一种集成电路，包括：

第一电路器件；

第二电路器件，邻接所述第一电路器件；

第一导电路径，设置为穿过所述第一电路器件；

第二导电路径，设置为穿过所述第二电路器件；以及

其中，所述第一电路器件是第一电路图案并且所述第二电路器件是与所述第一电路图案不同的第二电路图案，所述第一导电路径与所述第二导电路径对准，并且所述第一导电路径与所述第二导电路径在所述第一电路器件和所述第二电路器件的边界上断开。

21.根据权利要求20所述的集成电路，其中，所述第一电路器件包括接触所述第一电路器件中的所述第一导电路径的第一接触层，并且所述第二电路器件中的所述第二导电路径是浮置导电路径。

22.根据权利要求20所述的集成电路，其中，所述第一电路器件包括用于将所述第一电路器件的第一扩散区域连接至邻近于所述第一电路器件的第三电路器件的接触层，并且所述第二电路器件的第二扩散区域是浮置扩散区域。

23.根据权利要求20所述的集成电路，其中，所述第一电路器件包括用于将所述第一电路器件的第一扩散区域连接至邻近于所述第一电路器件的第三电路器件的第一接触层，并且所述第二电路器件包括用于将所述第二电路器件的第二扩散区域和第三扩散区域分别连接至基准电压的第二接触层和第三接触层。

24.根据权利要求23所述的集成电路，其中，所述基准电压是接地电压。

25.一种布局方法，包括：

选择集成电路的布局中的第一布局器件；

在所述第一布局器件和第二布局器件之间的边界处选择邻接所述第一布局器件的所述第二布局器件，所述第二布局器件是所述集成电路中的无源布局器件，并且第一导电路径和第二导电路径设置为穿过所述第一布局器件和所述第二布局器件的边界；

确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是第一布局图案还是第二布局图案；

在所述边界附近的所述第一导电路径上设置第一切割层；

在所述边界附近的所述第二导电路径上设置第二切割层；以及

通过根据所述第一切割层的第一位置将所述第一导电路径切割为第一导电部分和第二导电部分，并且通过根据所述第二切割层的第二位置将所述第二导电路径切割为第三导电部分和第四导电部分，所述第一布局器件与所述第二布局器件断开；

其中，所述第一布局器件是所述第一布局图案并且所述第二布局器件是与所述第一布局图案不同的所述第二布局图案。

26.根据权利要求25所述的布局方法，其中，所述第二切割层与所述第一切割层接触。

27.根据权利要求25所述的布局方法，进一步包括：将所述第一切割层移动至与所述第二切割层对准并接触。

28.根据权利要求27所述的布局方法，进一步包括：将所述第一切割层和所述第二切割层结合成单个切割层。

29.根据权利要求25所述的布局方法，进一步包括：

自动确定所述集成电路的布局中的所述第一导电路径和所述第二导电路径。

30.一种布局方法，包括：

选择集成电路的布局中的第一布局器件；

在所述第一布局器件和第二布局器件之间的边界处选择邻接所述第一布局器件的所述第二布局器件，所述第二布局器件是所述集成电路中的无源布局器件，并且第一导电路径和第二导电路径设置为穿过所述第一布局器件和所述第二布局器件的边界；

确定所述第一布局器件的布局图案和所述第二布局器件的布局图案是第一布局图案还是第二布局图案；

在所述边界附近的所述第一导电路径和所述第二导电路径上设置切割层；以及

通过根据所述切割层的位置将所述第一导电路径切割为第一导电部分和第二导电部分，并且将所述第二导电路径切割为第三导电部分和第四导电部分，所述第一布局器件与所述第二布局器件断开；

其中，所述第一布局器件是所述第一布局图案并且所述第二布局器件是与所述第一布局图案不同的所述第二布局图案。

31.根据权利要求30所述的布局方法，其中，所述第一布局图案是有源布局图案并且所述第二布局图案是无源布局图案。

32.根据权利要求30所述的布局方法，进一步包括：

自动确定所述集成电路的布局中的所述第一导电路径和所述第二导电路径。

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