CN106841894A - Fpga互连线测试方法及装置 - Google Patents

Abstract

本发明公开了一种FPGA互连线测试方法及装置，获取FPGA器件之待测开关矩阵外部横向的待测互连线以及纵向的待测互连线，然后对获取的横向的待测互连线和纵向的待测互联线分别在横向和纵向进行建模以生成互连线测试图形，然后将得到的互连线测试图形转换为测试位流文件输入待测开关矩阵进行测试。可见本发明将互连线在横向与纵向进行断开各自单独成为连线型，在生成互连线测试图形是只需要对互连线在横向和纵向两个方向上进行二分，纵横分解模型在应用处理上既要比图层分解更容易简单，且针对各种类型的互连线也都仅需要进行二分，因此既能简化测试操作，又能在很大程度上提升测试效率。

Description

FPGA互连线测试方法及装置

技术领域

本发明涉及FPGA(Field－Programmable Gate Array，即现场可编程门阵列)测试领域，具体涉及一种FPGA互连线测试方法及装置。

背景技术

可编程互连线是FPGA器件中至关重要的一部分资源。FPGA器件通过互连线将器件内部的可编程资源、时钟控制资源等连接成一个整体。互连线与互连线之间存在着可编程开关阵列，这些可编程开关阵列使得FPGA器件内部的互连线可以根据用户的指定，进行线与线之间的连接和绝缘，从而实现设计的功能。

互连线的完整性是整个FPGA器件内部资源可测性的基础。任何互连线中存在的故障，都有可能导致电路设计的配置失效。为了能够减少甚至排除FPGA器件内部的互连线故障，保证产品具有较高的编程可靠性，需要设计出配置次数少、连线覆盖率高的测试向量。现有对互连线建立的模型是图层分解式模型，下面对现有的图层分解式模型进行简要介绍：

参见图1所示，该图所示为完整的开关矩阵外部互连线分布。以二长线为例，图1中开关矩阵的上边、下边以及左三边存在需要测试的互连线，上、下两边的二长线都有十条左向(即向左)二长线和十条右向(即向右)二长线，左边的二长线有二十条上向(即向上)二长线和二十条下向(即向下)二长线。建立图层分解式模型时，将开关矩阵十条上向二长线和十条下向二长线转移到右侧，这样开关矩阵的每条边上都有二十条互连线，形成了规则互连线图形。然后分解连线图层，每个方向都刚好有十条互连线，因此将互连线图形划分为10层，每一个方向的连线都是一条，图层分解式模型就建好了。然后将分解后的图层进行数字化，给定连线和连线的连接方程，利用流算法进行每个图层的处理，在寻找到每个图层的测试路径之后，将测试路径优化合并，编写位流文件进行测试。以上图层分解式模型是现有的用于互连线测试的经典模型，但应用这种模型测试互连线的效率很低，以二长线为例就需要划分为10层，导致单独对二长线的测试需要配置FPGA器件36次，再加上FPGA器件的其他类型互连线的测试到对需要对FPGA器件进行高达百次以上的测试。

发明内容

本发明要解决的主要技术问题是，提供一种FPGA互连线测试方法及装置，解决现有基于图层分解式模型对FPGA互连线进行测试存在的效率低的问题。

为解决上述技术问题，本发明提供一种FPGA互连线测试方法，包括：

获取FPGA器件之待测开关矩阵外部横向的待测互连线和纵向的待测互连线；

对所述横向的待测互连线和所述纵向的待测互联线分别进行建模以生成互连线测试图形；

将所述互连线测试图形转换为测试位流文件输入所述待测开关矩阵进行测试。

在本发明的一种实施例中，对所述横向的待测互连线和所述纵向的待测互联线分别进行建模以生成互连线测试图形包括：

根据所述待测互连线的连线类型分别从所述横向的待测互联线中和所述纵向的待测互联线中各自选择出对应的N条待测互连线，一个方向上选择出的所述N条待测互连线各不相同；

在所述待测开关矩阵的各行设置从所述横向的待测互联线中选择出的待测互连线，并在所述待测开关矩阵的各列设置从所述纵向的待测互联线中选择出的待测互连线；

将所述各行的待测互连线进行合并处理，并将所述各列的待测互连线进列合并处理；

将合并处理后的横向待测互连线进行代码建模得到横向模型代码，并将合并处理后的纵向待测互连线进行代码建模得到纵向模型代码；

将所述横向模型代码和所述纵向模型代码进行合并得到互连线测试模型代码；

根据所述互连线测试模型代码生成互连线测试图形。

在本发明的一种实施例中，所述连线类型包括二长线、六长线、长线和直接连线中的至少一种。

在本发明的一种实施例中，所述连线类型为二长线或六长线时，所述N的取值为10；

所述连线类型为长线时，所述N的取值为4；

所述连线类型为直接连线时，所述N的取值为2。

在本发明的一种实施例中，所述连线类型为二长线、六长线或长线时，在所述待测开关矩阵的各行设置从所述横向的待测互联线中选择出的待测互连线之前，还包括：

对从所述横向的待测互联线中选择出的N条待测互连线进行互连线归一处理；

在所述待测开关矩阵的各列设置从所述纵向的待测互联线中选择出的待测互连线之前，还包括：

对从所述纵向的待测互联线中选择出的N条待测互连线进行互连线归一处理。

在本发明的一种实施例中，对所述N条待测互连线进行互连线归一处理包括：

先采用输入输出单元结构对所述N条待测互连线进行中转合并处理；

若根据所述输入输出单元结构对所述N条待测互连线进行中转合并处理后仍存在需要合并的待测互连线时，再采用查找表的可编程逻辑单元Sline结构对待进行合并处理的待测互连线进行合并处理。

在本发明的一种实施例中，将所述各行的待测互连线进行合并处理包括：

依次将相邻两行中上一行的待测互连线的输出口与下一行的待测互连线的输入口连接；

将所述各列的待测互连线进列合并处理包括：

依次将相邻两列中上一列的待测互连线的输出口与下一列的待测互连线的输入口连接。

为了解决上述问题，本发明还提供了一种FPGA互连线测试装置，包括：

互连线获取模块，用于获取FPGA器件之待测开关矩阵外部横向的待测互连线和纵向的待测互连线；

测试图形生成模块，用于对所述横向的待测互连线和所述纵向的待测互联线分别进行建模以生成互连线测试图形；

测试模块，用于将所述互连线测试图形转换为测试位流文件输入所述待测开关矩阵进行测试。

在本发明的一种实施例中，所述测试图形生成模块包括：

模型生成子模块，用于根据所述待测互连线的连线类型分别从所述横向的待测互联线中和所述纵向的待测互联线中各自选择出对应的N条待测互连线，一个方向上选择出的所述N条待测互连线各不相同，在所述待测开关矩阵的各行设置从所述横向的待测互联线中选择出的待测互连线，并在所述待测开关矩阵的各列设置从所述纵向的待测互联线中选择出的待测互连线，然后将所述各行的待测互连线进行合并处理，并将所述各列的待测互连线进列合并处理，将合并处理后的横向待测互连线进行代码建模得到横向模型代码，并将合并处理后的纵向待测互连线进行代码建模得到纵向模型代码；

图形生成子模块，用于将所述横向模型代码和所述纵向模型代码进行合并得到互连线测试模型代码，根据所述互连线测试模型代码生成互连线测试图形。

在本发明的一种实施例中，所述模型生成子模块用于依次将相邻两行中上一行的待测互连线的输出口与下一行的待测互连线的输入口连接，以及用于依次将相邻两列中上一列的待测互连线的输出口与下一列的待测互连线的输入口连接。

本发明的有益效果是：

本发明提供的FPGA互连线测试方法及装置，获取FPGA器件之待测开关矩阵外部横向的待测互连线以及纵向的待测互连线，然后对获取的横向的待测互连线和纵向的待测互联线分别在横向和纵向进行建模以生成互连线测试图形，然后将得到的互连线测试图形转换为测试位流文件输入待测开关矩阵进行测试。可见本发明将互连线在横向与纵向进行断开各自单独成为连线型，在生成互连线测试图形是只需要对互连线在横向和纵向两个方向上进行二分，纵横分解在应用处理上既要比图层分解更容易简单，且针对各种类型的互连线也都仅需要进行二分(例如针对二长线也只需要进行二分，而非现有的分成10层)，因此既能简化测试操作，又能在很大程度上提升测试效率。

附图说明

图1为一种开关矩阵外部互连线分布示意图；

图2为本发明实施例一提供的FPGA互连线测试方法流程示意图；

图3为本发明实施例一提供的生成互连线测试图形的流程示意图；

图4为本发明实施例二提供的FPGA互连线测试装置结构示意图；

图5-1为本发明实施例三提供的纵向二长线连接示意图；

图5-2为本发明实施例三提供的横向二长线连接示意图；

图6为本发明实施例三提供的单个开关矩阵互连线测试图；

图7为本发明实施例三提供的多个开关矩阵互连线测试图；

图8为本发明实施例三提供的测试图形采样点的波形示意图。

具体实施方式

本发明针对现有基于图层分解式模型对FPGA互连线进行测试存在的效率低的问题，对待测的互连线在横向与纵向进行断开各自单独成为连线型，在生成互连线测试图形是只需要对互连线在横向和纵向两个方向上进行二分也即采用纵横分解，这样针对各种类型的待测互连线也都仅需要进行二分即可，既能简化测试操作，又能在很大程度上提升测试效率。下面通过具体实施方式结合附图对本发明作进一步详细说明。

实施例一：

参见图2所示，本实施例提供的FPGA互连线测试方法，包括：

S201：获取FPGA器件之待测开关矩阵外部横向的待测互连线和纵向的待测互连线。

本实施例中，针对不同类型的待测互连线可以进行分别测试，且本实施例中的测试方式适用于任意类型的互连线测试；本实施例中的横向待测互连线是指开关矩阵上、下两边的待测互连线；纵向互连线则是指开关矩阵左、右两边的待测互连线。

S202：对获取横向的待测互连线和纵向的待测互联线分别进行建模以生成互连线测试图形。

对获取横向的待测互连线和纵向的待测互联线分别进行建模也即在横向对横向的待测互连线进行建模，并在纵向对纵向的待测互连线进行建模。也即本实施例中将互连线在横向与纵向进行断开各自单独成为连线型，在生成互连线测试图形是只需要对互连线在横向和纵向两个方向上进行二分，相对现有图层分解更容易、简单，且针对各种类型的互连线也都仅需要进行二分，因此既能简化测试操作，又能在很大程度上提升测试效率。

S203：将互连线测试图形转换为测试位流文件输入待测开关矩阵进行测试。

本实施例中将互连线测试图像编写成的测试位流文件的方式可以采用任意位流文件生成方式。

上述S202中，对横向的待测互连线和纵向的待测互联线分别进行建模以生成互连线测试图形的过程参见图3所示，包括：

S301：根据待测互连线的连线类型分别从横向的待测互联线中和纵向的待测互联线中各自选择出对应的N条待测互连线。

一个方向上选择出的N条待测互连线各不相同，选择出的N条待测互连线可以将该类型互连线的连接和分布完全覆盖。

S302：在待测开关矩阵的各行设置从横向的待测互联线中选择出的待测互连线，并在待测开关矩阵的各列设置从纵向的待测互联线中选择出的待测互连线。

应当理解的是，S302中的两个执行步骤之间没有严格的时序限制，二者可以同时执行，也可以不同时执行，不同时执行时二者的执行顺序可以灵活选择。

S303：将各行的待测互连线进行合并处理，并将各列的待测互连线进列合并处理。

应当理解的是，S303中的两个执行步骤之间也没有严格的时序限制，二者可以同时执行，也可以不同时执行，不同时执行时二者的执行顺序可以灵活选择。

一种示例中，将各行的待测互连线进行合并处理包括：

依次将相邻两行中上一行的待测互连线的输出口与下一行的待测互连线的输入口连接；

将各列的待测互连线进列合并处理包括：

依次将相邻两列中上一列的待测互连线的输出口与下一列的待测互连线的输入口连接。

S304：将合并处理后的横向待测互连线进行代码建模得到横向模型代码，并将合并处理后的纵向待测互连线进行代码建模得到纵向模型代码。

当理解的是，S304中的两个执行步骤之间也没有严格的时序限制，二者可以同时执行，也可以不同时执行，不同时执行时二者的执行顺序可以灵活选择。

S305：将横向模型代码和纵向模型代码进行合并得到互连线测试模型代码。

本实施例中横向模型代码和纵向模型代码进行合并的方式可以采用现有任意能实现模型代码的合并方式。

S306：根据得到的互连线测试模型代码生成互连线测试图形，该互连线测试图形中包含了横向待测的互连线和纵向待测的互连线，因此对横向互连线和纵向互连线可同时一次进行测试。

本实施例中，FPGA器件的乎连线类型包括但不限于二长线、六长线、长线和直接连线中的至少一种。

其中二长线是指间隔两个开关矩阵进行连接的互连线；

六长线是指间隔五个开关矩阵进行连接的互连线；

长线是指贯穿整个纵向或横向的互连线，其可能具有多个中间连接点，相邻中间连接点之间间隔五个开关矩阵；

直接连线是指直接连接上下相邻及左右相邻的开关矩阵或成对角线相邻的开关矩阵。

在一种示例中，当待测互连线的连线类型为二长线或六长线时，上述N的取值为10；

当待测互连线的连线类型为长线时，上述N的取值为4；

当待测互连线的连线类型为直接连线时，上述N的取值为2。

另外，布线路径过多会导致测试需求的激励增加，因此本实施例中还可以对每一行的布线路径进行合并，以缩减外加激励源的数量。因此，在本实施例中，当待测互连线的连线类型为二长线、六长线或长线时，在待测开关矩阵的各行设置从横向的待测互联线中选择出的待测互连线之前，还包括：

对从横向的待测互联线中选择出的N条待测互连线进行互连线归一处理，归一处理后一行的布线具有就只有一条开口朝左的互连线以及一条开口朝右的互连线。

同理，在待测开关矩阵的各列设置从纵向的待测互联线中选择出的待测互连线之前，还包括：

对从纵向的待测互联线中选择出的N条待测互连线进行互连线归一处理，归一处理后一行的布线具有就只有一条开口朝上的互连线以及一条开口朝下的互连线。

本实施例中，对N条待测互连线进行互连线归一处理时，可以利用输入输出单元(IOB)结构和查找表的可编程逻辑单元Sline结构中的至少一种或二者结合使用。具体可以根据实际需求灵活设定。例如考虑带后续代码的精简程度，在进行互连线归一处理时，可以先采用输入输出单元结构对N条待测互连线进行中转合并处理，若根据输入输出单元结构对N条待测互连线进行中转合并处理后仍存在需要合并的待测互连线时，再采用查找表的可编程逻辑单元Sline结构对待进行合并处理的待测互连线进行合并处理。当然，在进行上述合并处理之前，优先进行N条互连线的环线布线间的合并。

本实施例提供的基于纵横分解式模型对互连线进行测试的方式，将开关矩阵的连线分为横向连接线和纵向连接线，纵横分解式模型采用的是横向与纵向断开，各自单独成为连线型。相比于图层分解模型，纵横分解在建立方式上要更简单些，例如针对二长线或六长线，图层分解模型用了十层，而本实施例中的纵横分解针对所有类型的互连线只需进行二分；且纵横分解在应用处理上要比图层分解更容易些，图层分解模型在用于测试互连线的过程中需要用到最大流算法进行模型仿真和路径搜索，纵横分解只需要将每条环形路径进行合并即可。因此本实施提供的基于纵横分解式模型进行互连线测试的优点是能保证测试结果准确性的前提下，极大的提升了测试效率。例如同样是对二长线进行测试，应用纵横分解式模型只需要配置FPGA器件2次，远远小于应用图层分解式模型配置的36次，应用纵横分解式模型测试效率是图层分解式模型测试效率的18倍。

实施例二：

本实施例提供了一种FPGA互连线测试装置，参见图4所示，包括：

互连线获取模块41，用于获取FPGA器件之待测开关矩阵外部横向的待测互连线和纵向的待测互连线；本实施例中的横向待测互连线是指开关矩阵上、下两边的待测互连线；纵向互连线则是指开关矩阵左、右两边的待测互连线。

测试图形生成模块42，用于对横向的待测互连线和纵向的待测互联线分别进行建模以生成互连线测试图形。测试图形生成模块42对获取横向的待测互连线和纵向的待测互联线分别进行建模也即在横向对横向的待测互连线进行建模，并在纵向对纵向的待测互连线进行建模。也即本实施例中将互连线在横向与纵向进行断开各自单独成为连线型，在生成互连线测试图形是只需要对互连线在横向和纵向两个方向上进行二分，相对现有图层分解更容易、简单，且针对各种类型的互连线也都仅需要进行二分，能在很大程度上提升测试效率。

测试模块43，用于将互连线测试图形转换为测试位流文件输入待测开关矩阵进行测试。测试模块43将互连线测试图像编写成的测试位流文件的方式可以采用任意位流文件生成方式。

参见图4所示，本实施例中的测试图形生成模块42包括：

模型生成子模块421，用于根据待测互连线的连线类型分别从横向的待测互联线中和纵向的待测互联线中各自选择出对应的N条待测互连线，一个方向上选择出的N条待测互连线各不相同，选择出的N条待测互连线可以将该类型互连线的连接和分布完全覆盖；模型生成子模块421在待测开关矩阵的各行设置从横向的待测互联线中选择出的待测互连线，并在待测开关矩阵的各列设置从纵向的待测互联线中选择出的待测互连线，然后将各行的待测互连线进行合并处理，并将各列的待测互连线进列合并处理；一种示例中，模型生成子模块421依次将相邻两行中上一行的待测互连线的输出口与下一行的待测互连线的输入口连接，并依次将相邻两列中上一列的待测互连线的输出口与下一列的待测互连线的输入口连接。模型生成子模块421将合并处理后的横向待测互连线进行代码建模得到横向模型代码，并将合并处理后的纵向待测互连线进行代码建模得到纵向模型代码；

图形生成子模块422，用于将横向模型代码和纵向模型代码进行合并得到互连线测试模型代码，根据互连线测试模型代码生成互连线测试图形。

本实施例中，FPGA器件的乎连线类型包括但不限于二长线、六长线、长线和直接连线中的至少一种。

其中二长线是指间隔两个开关矩阵进行连接的互连线；

六长线是指间隔五个开关矩阵进行连接的互连线；

长线是指贯穿整个纵向或横向的互连线，其可能具有多个中间连接点，相邻中间连接点之间间隔五个开关矩阵；

直接连线是指直接连接上下相邻及左右相邻的开关矩阵或成对角线相邻的开关矩阵。

在一种示例中，当待测互连线的连线类型为二长线或六长线时，上述N的取值为10；

当待测互连线的连线类型为长线时，上述N的取值为4；

当待测互连线的连线类型为直接连线时，上述N的取值为2。

另外，布线路径过多会导致测试需求的激励增加，因此本实施例中还可以对每一行的布线路径进行合并，以缩减外加激励源的数量。因此，在本实施例中，当待测互连线的连线类型为二长线、六长线或长线时，模型生成子模块421在待测开关矩阵的各行设置从横向的待测互联线中选择出的待测互连线之前，还包括对从横向的待测互联线中选择出的N条待测互连线进行互连线归一处理，归一处理后一行的布线具有就只有一条开口朝左的互连线以及一条开口朝右的互连线。同理，模型生成子模块421在待测开关矩阵的各列设置从纵向的待测互联线中选择出的待测互连线之前，还包括对从纵向的待测互联线中选择出的N条待测互连线进行互连线归一处理，归一处理后一行的布线具有就只有一条开口朝上的互连线以及一条开口朝下的互连线。

本实施例中，模型生成子模块421对N条待测互连线进行互连线归一处理时，可以利用输入输出单元(IOB)结构和查找表的可编程逻辑单元Sline结构中的至少一种或二者结合使用。具体可以根据实际需求灵活设定。例如考虑带后续代码的精简程度，在进行互连线归一处理时，可以先采用输入输出单元结构对N条待测互连线进行中转合并处理，若根据输入输出单元结构对N条待测互连线进行中转合并处理后仍存在需要合并的待测互连线时，再采用查找表的可编程逻辑单元Sline结构对待进行合并处理的待测互连线进行合并处理。当然，在进行上述合并处理之前，优先进行N条互连线的环线布线间的合并。

本实施例提供的FPGA互连线测试装置基于纵横分解式模型对互连线进行测试的方式，将开关矩阵的连线分为横向连接线和纵向连接线，纵横分解式模型采用的是横向与纵向断开，各自单独成为连线型，相比于图层分解模型能保证测试结果准确性的前提下，极大的提升了测试效率。

实施例三：

本实施例提出FPGA互连线纵横分解式模型具有普适性，不针对哪一款FPGA器件，无需特殊的单元结构，只要互连线的设计满足纵横两个方向的分布即可。目前，市场上任何一种FPGA器件都具备二长线结构，因此为了便于理解，本实施例以具有代表性的二长线为例，对互连线的纵横分解式模型进行说明。如图5-1和图5-2所示，将纵向的二长线和横向的二长线进行分离建模。图5-1和图5-2中，纵横分解式连线模型是FPGA器件内部互连线物理连接的抽象。无论是横向互连线还是纵向互连线，实际的芯片中，为了保证纵横两个方向的连接得到延续，同一个方向的二长线具备一一对应的连接关系(例如横向的二长线在向左和向右两个方向具备一一对应的连接关系)。在每一行和每一列的开关矩阵的两端，都存在回转矩阵，回转矩阵将一个方向的连接线转到另一个相反的方向上上，这使环绕式布线成为可能。

图5-1和图5-2中，基于二长线的分布特性和连接特性，横向互连线取10次不重复的环绕布线可以实现100％覆盖，纵向互连线同理。因此图5-1和图5-2中开关矩阵外部每一个连接关系都代表10条互连线，以此为互连线的模型，进行覆盖路径合并处理。

在应用纵横分解式模型的过程中，布线路径过多会导致测试需求的激励增加，所以本要对每一行和每一列的布线路径进行合并，缩减外加激励源的数量。FPGA器件中有IOB和Slice两种通用结构，IOB内部具有从输入到输出的直通传输线，Slice中具有的查找表结构也能提供直通连接，可以运用它们进行10条环绕布线的归一。环绕布线归一耗用资源的选择可以设定一定的优先级，例如最先进行环绕布线间的合并，再进行IOB的中转合并，最后进行Slice的中转合并，也有可能不需要用到Slice就已经实现布线路径的归一。因为IOB的连接更为灵活，所以其使用优先级高于Slice。环绕布线的归一方式并不唯一。

图6中给出的是应用纵横分解式模型产生的单个开关矩阵的互连线测试图案，图7给出的是应用纵横分解式模型产生的多个开关矩阵的互连线测试图案；从图7中可以看到所有的纵横两个方向的互连线均在测试路径上，一次测试配置二长线覆盖率高达97％,第二次配置用来测试BRAM模块临近的开关矩阵连线，从而实现2次配置100％覆盖二长线的目标。

得到图7所示的互连线测试图形设之后，将该图形转化为位流文件，进行实际FPGA器件的测试。图8给出的是测试图形采样点的波形，应用本实施例中互连线测试模型所用到的是完全的组合逻辑，从外界的端口给予输入信号，从电路板引出的排针探测输出信号。图8中上面的波形81是输入波形，下面的波形82是输出波形。输出波形与输入波形频率特性一致，说明信号传输无障碍，通过测试的FPGA的二长线是完整的。其余几种类型互连线的处理方式和二长线是类似的，不再进行赘述。

本发明针对现有基于图层分解式模型对FPGA互连线进行测试存在的效率低的问题，对待测的互连线在横向与纵向进行断开各自单独成为连线型，在生成互连线测试图形是只需要对互连线在横向和纵向两个方向上进行二分也即采用纵横分解，这样针对各种类型的待测互连线也都仅需要进行二分即可，既能简化测试操作，又能在很大程度上提升测试效率。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种FPGA互连线测试方法，其特征在于，包括：

获取FPGA器件之待测开关矩阵外部横向的待测互连线和纵向的待测互连线；

对所述横向的待测互连线和所述纵向的待测互联线分别进行建模以生成互连线测试图形；

将所述互连线测试图形转换为测试位流文件输入所述待测开关矩阵进行测试。

2.如权利要求1所述的FPGA互连线测试方法，其特征在于，对所述横向的待测互连线和所述纵向的待测互联线分别进行建模以生成互连线测试图形包括：

根据所述待测互连线的连线类型分别从所述横向的待测互联线中和所述纵向的待测互联线中各自选择出对应的N条待测互连线，一个方向上选择出的所述N条待测互连线各不相同；

在所述待测开关矩阵的各行设置从所述横向的待测互联线中选择出的待测互连线，并在所述待测开关矩阵的各列设置从所述纵向的待测互联线中选择出的待测互连线；

将所述各行的待测互连线进行合并处理，并将所述各列的待测互连线进列合并处理；

将合并处理后的横向待测互连线进行代码建模得到横向模型代码，并将合并处理后的纵向待测互连线进行代码建模得到纵向模型代码；

将所述横向模型代码和所述纵向模型代码进行合并得到互连线测试模型代码；

根据所述互连线测试模型代码生成互连线测试图形。

3.如权利要求2所述的FPGA互连线测试方法，其特征在于，所述连线类型包括二长线、六长线、长线和直接连线中的至少一种。

4.如权利要求3所述的FPGA互连线测试方法，其特征在于，所述连线类型为二长线或六长线时，所述N的取值为10；

所述连线类型为长线时，所述N的取值为4；

所述连线类型为直接连线时，所述N的取值为2。

5.如权利要求3所述的FPGA互连线测试方法，其特征在于，所述连线类型为二长线、六长线或长线时，在所述待测开关矩阵的各行设置从所述横向的待测互联线中选择出的待测互连线之前，还包括：

对从所述横向的待测互联线中选择出的N条待测互连线进行互连线归一处理；

在所述待测开关矩阵的各列设置从所述纵向的待测互联线中选择出的待测互连线之前，还包括：

对从所述纵向的待测互联线中选择出的N条待测互连线进行互连线归一处理。

6.如权利要求5所述的FPGA互连线测试方法，其特征在于，对所述N条待测互连线进行互连线归一处理包括：

先采用输入输出单元结构对所述N条待测互连线进行中转合并处理；

若根据所述输入输出单元结构对所述N条待测互连线进行中转合并处理后仍存在需要合并的待测互连线时，再采用查找表的可编程逻辑单元Sline结构对待进行合并处理的待测互连线进行合并处理。

7.如权利要求2-6任一项所述的FPGA互连线测试方法，其特征在于，将所述各行的待测互连线进行合并处理包括：

依次将相邻两行中上一行的待测互连线的输出口与下一行的待测互连线的输入口连接；

将所述各列的待测互连线进列合并处理包括：

依次将相邻两列中上一列的待测互连线的输出口与下一列的待测互连线的输入口连接。

8.一种FPGA互连线测试装置，其特征在于，包括：

互连线获取模块，用于获取FPGA器件之待测开关矩阵外部横向的待测互连线和纵向的待测互连线；

测试图形生成模块，用于对所述横向的待测互连线和所述纵向的待测互联线分别进行建模以生成互连线测试图形；

测试模块，用于将所述互连线测试图形转换为测试位流文件输入所述待测开关矩阵进行测试。

9.如权利要求8所述的FPGA互连线测试装置，其特征在于，所述测试图形生成模块包括：

模型生成子模块，用于根据所述待测互连线的连线类型分别从所述横向的待测互联线中和所述纵向的待测互联线中各自选择出对应的N条待测互连线，一个方向上选择出的所述N条待测互连线各不相同，在所述待测开关矩阵的各行设置从所述横向的待测互联线中选择出的待测互连线，并在所述待测开关矩阵的各列设置从所述纵向的待测互联线中选择出的待测互连线，然后将所述各行的待测互连线进行合并处理，并将所述各列的待测互连线进列合并处理，将合并处理后的横向待测互连线进行代码建模得到横向模型代码，并将合并处理后的纵向待测互连线进行代码建模得到纵向模型代码；

图形生成子模块，用于将所述横向模型代码和所述纵向模型代码进行合并得到互连线测试模型代码，根据所述互连线测试模型代码生成互连线测试图形。

10.如权利要求9所述的FPGA互连线测试装置，其特征在于，所述模型生成子模块用于依次将相邻两行中上一行的待测互连线的输出口与下一行的待测互连线的输入口连接，以及用于依次将相邻两列中上一列的待测互连线的输出口与下一列的待测互连线的输入口连接。