CN113295990A - 一种生成fpga可行性测试路径的方法、系统、介质及设备 - Google Patents
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Abstract
本发明提供了一种生成FPGA可行性测试路径的方法、系统、介质及设备,通过从设计文件中获取芯片所有管脚的坐标信息以及结点信息;将芯片结构中的输入端口所在的结点看作测试路径的源点,将输出端口所在的结点看作测试路径的终点,将结构图中的所有结点看作测试路径可能经过的结点,使用路径搜索方法,得到从源点到终点的多条可行路径;将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。本发明能根据FPGA的器件结构,用软件算法快速生成所有可行性测试路径,既提高了FPGA测试的覆盖率,又节省了测试时间,降低测试成本。
Description
技术领域
本发明属于现场可编程门阵列(FPGA)领域,尤其是涉及一种生成FPGA可行性测试路径的方法、系统、介质及设备。
背景技术
FPGA(Field Programmable Gate Array)现场可编程门阵列,是一种高集成大规模的可编程电子器件,因其具有可重复编程,开发周期短等优点,FPGA被广泛应用于电路设计验证,消费电子,航空航天等诸多领域。然而随着FPGA的集成度和复杂性的提高,互连线分布网络越来越复杂,芯片发生故障的概率就会增大,而针对互连线的覆盖测试也变得越来越困难。如何在有限的时间内完成对整个FPGA互连线资源的可靠性测试,已经成为FPGA测试工作者迫切需要解决的问题。
发明内容
本发明要解决的技术问题是怎样快速对FPGA互连线进行可靠性测试,提出了一种生成FPGA可行性测试路径的方法、系统、介质及设备。
为解决上述技术问题,本发明所采用的技术方案是:
一种生成FPGA可行性测试路径的方法,包括以下步骤:
步骤1:从设计文件中获取芯片所有管脚的坐标信息,从结构图的结点中找到所有与管脚的坐标信息相对应的输入端口和输出端口信息,找到与结构图中的所有结点相对应的可达点信息;
步骤2:将输入端口所在的结点集合看作测试路径的源点集,将输出端口所在的结点集合看作测试路径的终点集,将结构图中的所有结点看作测试路径可能经过的结点;
步骤3:根据与结点相对应的可达点信息使用路径搜索方法,得到从源点到终点的多条可行路径;
步骤4:遍历所有源点,重复步骤3,得到与各源点相对应的所有可行路径;
步骤5:将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。
进一步地,步骤3中所述路径搜索方法是指:
从源点开始,遍历与源点这个结点相对应的所有可达点,只要可达点与源点坐标信息不同,且可达点不在当前路径中,就一层层遍历可达点作为结点时的可达点,直到所到达的结点为终点集中的一点,得到从源点开始经过多个结点后到达终点的多条可行路径;
进一步地,所述遍历的原则为深度优先原则。
进一步地,步骤3中所述路径搜索方法具体为:
步骤3.1:为当前源点创建用于存放路径所经过结点的路径列表,将源点作为路径列表中的第一个结点;
步骤3.2:调用路径列表中最后一个结点的可达点列表,所述可达点列表由与结点相对应的可达点信息形成;
步骤3.3:遍历当前结点的可达点列表中的可达点;
步骤3.4: 判断当前遍历的可达点是否为终点集中的一个终点,
若非终点,则保存当前遍历的可达点到路径列表中,并继续调用当前遍历点的可达点列表进行遍历;
若为终点,则对该终点进行有效路径判断:
若为合法路径,则保存当前遍历点到路径列表中并打印该条合法路径,继续遍历其他结点;
若为非法路径,则停止对当前点的遍历,继续遍历其他结点;
所述有效路径判断是指判断当前遍历点坐标是否和当前的源点坐标相同,若相同,则判断为非法路径;若不同,则判断为合法路径。
步骤3.5:返回步骤3.2,直到所有的结点都遍历完,输出与当前源点相关的路径。
进一步地,在步骤3.4遍历的过程中,存在以下几种情况时,需要执行路径回退操作:
1)当调用的可达点列表为空;
2)当可达点列表遍历完后;
3)当源点和终点坐标相同;
4)当合法路径打印后。
进一步地,所述路径回退操作的方法是:
1):当路径列表不为空时,记录路径列表最后一个结点为del_p并从路径列表中删除,判断当前路径列表是否为空,若为空,则退出回退操作;
2):获取当前路径列表的最后一个结点并调用该结点的可达点列表:
当可达点列表为空时,返回步骤1);
当可达点列表不为空时,查看该结点的可达点列表中是否有未访问过的可达点,
如果有,则将该结点作为当前遍历点并退出回退操作;
如果没有,判断可达点列表中的可达点是否是其他合法路径中的点;
如果不是,则返回步骤1);
如果是,判断当前结点是否被访问过但不是合法路径中的一点,若是,则将当前结点作为遍历点并退出回退操作,否则,返回步骤1)。
进一步地,建立标签字典vertex_mark,所述标签字典中存储所有结点,为所有结点赋初始值为0,在结点被遍历访问时赋值为1,当结点为合法路径列表中的结点时,赋值为2;在遍历结点的可达点列表时,优先读取初始值为0的结点,其次读取值为2的结点,将值为1的从可达点列表中去除。
本发明还提供了一种生成FPGA可行性测试路径的系统,包括以下模块:
结点信息获取模块:用于从设计文件中获取芯片所有管脚的坐标信息,从结构图的结点中找到所有与管脚的坐标信息相对应的输入端口和输出端口信息,找到与结构图中的所有结点相对应的可达点信息;
测试路径搜索模块:用于根据结点信息获取模块获取的结点信息,将输入端口所在的结点看作测试路径的源点,将输出端口所在的结点看作测试路径的终点,将结构图中的所有结点看作测试路径可能经过的结点;根据与结点相对应的可达点信息使用路径搜索方法,得到从源点到终点的多条可行路径;遍历所有源点,得到与各源点相对应的所有可行路径;
测试路径输出模块:用于将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。
本发明还提供了一种计算机可读介质,存储计算机程序,所述计算机程序可被处理器执行以实现前面所述生成FPGA可行性测试路径的方法。
本发明还提供了一种计算机设备,包括存储器和处理器,所述存储器存储有计算机程序,所述处理器执行所述计算机程序时实现前面所述生成FPGA可行性测试路径的方法。
采用上述技术方案,本发明具有如下有益效果:
本发明提供的一种生成FPGA可行性测试路径的方法、系统、介质及设备,通过将芯片结构中的输入端口所在的结点看作测试路径的源点,将输出端口所在的结点看作测试路径的终点,将结构图中的所有结点看作测试路径可能经过的结点,使用路径搜索的方法得到多条测试路径,从而应用搜索算法可以快速得到所需要的测试路径。本发明能根据FPGA的器件结构,用软件算法快速生成所有可行性测试路径,既提高了FPGA测试的覆盖率,又节省了测试时间,降低测试成本。然后将测试路径生成码流文件烧写到FPGA芯片中,从路径的起点加载输入信号,在路径的输出点采样输出信号,验证输出和输入是否一致,若输出同输入一致,则说明该条路径所经过的点验证通过。
附图说明
图1为本发明的系统流程图;
图2本发明路径搜索的流程图;
图3为回退操作的流程图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
下面给出了本发明一种生成FPGA可行性测试路径的方法的一种具体实施例,如图1所示,包括以下步骤:
步骤1:从设计文件中获取芯片所有管脚的坐标信息,从结构图的结点中找到所有与管脚的坐标信息相对应的输入端口和输出端口信息,找到与结构图中的所有结点相对应的可达点信息;
步骤2:将输入端口所在的结点集合看作测试路径的源点集,将输出端口所在的结点集合看作测试路径的终点集,将结构图中的所有结点看作测试路径可能经过的结点;
步骤3:根据与结点相对应的可达点信息使用路径搜索方法,得到从源点到终点的多条可行路径。
本实施例中,如图2所示,步骤3中所述路径搜索方法是指:
从源点开始,遍历与源点这个结点相对应的所有可达点,只要可达点与源点坐标信息不同,且可达点不在当前路径中,就一层层遍历可达点作为结点时的可达点,直到所到达的结点为终点,得到从源点开始经过多个结点后到达终点的多条可行路径;
本实施例中所述遍历的原则为深度优先原则。在遍历时,首先调用当前遍历点的可达点,再调用可达点的可达点,只要当前遍历点不是终点就优先深度的这一支进行遍历,直到遍历点为终点为止。
本实施例中,步骤3中所述路径搜索方法具体为:
步骤3.1:为当前源点创建用于存放路径所经过结点的路径列表,将源点作为路径列表中的第一个结点;
步骤3.2:调用路径列表中最后一个结点的可达点列表,所述可达点列表由与结点相对应的可达点信息形成;
步骤3.3:遍历当前结点的可达点列表中的可达点;
步骤3.4:判断当前遍历的可达点是否为终点集中的一个终点,
若非终点,则保存当前遍历的可达点到路径列表中,并继续调用当前遍历点的可达点列表进行遍历;
若为终点,则对该终点进行有效路径判断:
若为合法路径,则保存当前遍历点到路径列表中并打印该条合法路径,继续遍历其他结点;
若为非法路径,则停止对当前点的遍历,继续遍历其他结点;
所述有效路径判断是指判断当前遍历点坐标是否和当前的源点坐标相同,若相同,则判断为非法路径;若不同,则判断为合法路径。
步骤3.5:返回步骤3.2,直到所有的结点都遍历完,输出与当前源点相关的路径。
通过有效路径判断,可以将与源点同坐标的终点这条路径判断出来,避免无效的测试路径。
本实施例中,在步骤3.4遍历的过程中,存在以下几种情况时,需要执行路径回退操作:
1)当调用的可达点列表为空;
2)当可达点列表遍历完后;
3)当源点和终点坐标相同;
4)当合法路径打印后。
本实施例中,路径回退操作的方如图3所示:
1)当路径列表不为空时,记录路径列表最后一个结点为del_p并从路径列表中删除;判断当前路径列表是否为空,若为空,则退出回退操作;
2)获取当前路径列表的最后一个结点并调用该结点的可达点列表,
当可达点列表为空时,返回步骤1);
当可达点列表不为空时,查看该结点的可达点列表中是否有未访问过的可达点,即获取该结点的可达点列表的vertex_mark标签字典中的标签值集合mark_list,并判断可达点列表标签值集合中是否有0值:
如果有,则将该结点作为当前遍历点并退出回退操作;如果有0值,说明当前结点的可达点还没有遍历完,需要进行遍历,退出回退操作;
如果没有,判断可达点列表中的可达点是否是其他合法路径中的点。没有0值,说明当前结点的可达点都被访问过,需要判断mark_list是否有值为2的点,即判断可达点是否是其他合法路径中的点;
如果不是,则返回步骤1);
如果是,判断当前结点是否被访问过但不是合法路径中的一点,即判断当前结点的标签值m是否为1,
如果为1,则将当前结点作为遍历点并退出回退操作,否则,返回步骤1)。
由于从源点source到终点sink可以有多条路径,在确认一条有效路径后,该条路径列表中的在至下一个分支之前的点还可以重复使用,因此在确认出一条有效路径保存打印后,从最后一个结点开始进行回退,然后从最后一个结点往上回溯至上一层结点,如果最后一个结点的上层结点有分支可达点,且没有访问过,则继续使用步骤3.4的方法继续判断,如果为有效路径,则将该分支的可达点保存在路径列表中并打印,然后从路径列表中最后一个结点开始回退操作,继续往上回溯结点,只要某一结点下的下层所有可达点都已经访问过,则删除路径列表中的当前结点,继续往上回溯,从而可以确保所有的结点都被访问过,也保证了路径列表中的路径列表是一条新的路径,使用上述方法进行遍历,得到所有的可行路径。
为了更有效的进行遍历搜索,本实施例建立标签字典vertex_mark,所述标签字典中存储所有结点,为所有结点进行标记。首先为所有结点赋初始值为0,在结点被遍历访问时赋值为1,当结点为合法路径列表中的结点时,赋值为2;在遍历结点的可达点列表时,优先读取初始值为0的结点,其次读取值为2的结点,将值为1的从可达点列表中去除。
假设当前遍历点为x点,将该点在vertex_mark标签字典中的值改为1,表示该点被路径走到过,然后进行有效路径判断,首先判断该点是否在终点列表集sink_list中:
A.若该点为终点集中的一个终点sink,则判断该点坐标是否和source源点坐标相同:
a.若相同,则路径不合法。
b.若不相同,则该路径为合法路径,则将该点x保存在路径列表中,同时将该条路径上的所有结点在标签字典vertex_mark中的值改为2,表示这些点都已经存在于所有路径中,同时将该路径打印到文件中。
经过a或b处理后需要执行回退操作,如路径列表中有o, p, q, r, s, t这6个路径点,从t开始,将t点删除回退上一层结点,判断s点的可达点中,是否含有vertex_mark标签字典中值为0的点,若有则说明s点的可达点没有遍历完,s点不能删,将s点作为当前遍历点,再循环执行步骤3.4, 若没有vertex_mark标签值为0的点,再判断是否有vertex_mark标签值为2的点,若有,还要判断s点的vertex_mark标签值,如果是1,说明s点没有包含在有效路径中,且当前路径可以成为合法路径,则将s作为当前结点遍历其可达点,退出回退操作, 若s点的vertex_mark标签值为2,则继续进行回退操作,删除当前s点。
如图2所示,在判断出当前遍历点坐标与source坐标相同时,或可达点的列表为空时,或可达点列表遍历完后,或获得合法路径打印后,执行回退操作,退出当前路径列表中的结点进行回退,回退后找到没有被访问的结点继续进行遍历找到其他可行路径。
B.若该点不是终点列表集中的一个终点sink点,则获取x点的可达点列表,并为可达点列表排序,vertex_mark标签字典中值0的排在前面(未走过的优先处理),值为2的排在后面,值为1的从可达点列表中去除(1表示被走过但是路径不合法)。
a.从排好序的列表里拿取第一个点,若该点原vertex_mark标签值为0,则将其设为1,执行步骤3.4,将其放入路径列表sig_path中,并将其作为当前点开始下一层处理;
b.若该点vertex_mark标签值为2,不改变vertex_mark标签值,将其放入路径列表中,并将其作为当前点开始下一层处理,执行步骤3.4。
如图2所示,定义指针k指向可达点列表中的可达点,如果k指向的点已经在路径列表里,则改变k值,指向下一个可达点,直到k值超出可达点列表的边界。如果k指向的可达点不在路径列表里,则将该可达点加入路径列表,并判断该可达点的vertex_mark标签值是否为0,如果为0,则将该可达点的vertex_mark标签值改为1,并将该可达点设为当前点,如果该可达点的vertex_mark标签值不为0,则将该可达点设为当前点。
步骤4:遍历所有源点,重复步骤3,得到与各源点相对应的所有可行路径;
步骤5:将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。
本发明通过将芯片结构中的输入端口所在的结点看作测试路径的源点,将输出端口所在的结点看作测试路径的终点,将结构图中的所有结点看作测试路径可能经过的结点,使用路径搜索的方法得到多条测试路径,从而应用搜索算法可以快速得到所需要的测试路径,然后将测试路径生成码流文件烧写到FPGA芯片中,从路径的起点加载输入信号,在路径的输出点采样输出信号,验证输出和输入是否一致,若输出同输入一致,则说明该条路径所经过的点验证通过。
本发明还提供了一种生成FPGA可行性测试路径的系统,包括以下模块:
结点信息获取模块:用于从设计文件中获取芯片所有管脚的坐标信息,从结构图的结点中找到所有与管脚的坐标信息相对应的输入端口和输出端口信息,找到与结构图中的所有结点相对应的可达点信息;
测试路径搜索模块:用于根据结点信息获取模块获取的结点信息,将输入端口所在的结点看作测试路径的源点,将输出端口所在的结点看作测试路径的终点,将结构图中的所有结点看作测试路径可能经过的结点;根据与结点相对应的可达点信息使用路径搜索方法,得到从源点到终点的多条可行路径;遍历所有源点,得到与各源点相对应的所有可行路径;
测试路径输出模块:用于将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。
本发明还提供了一种计算机可读介质,存储计算机程序,所述计算机程序可被处理器执行以实现前面所述生成FPGA可行性测试路径的方法。
本发明还提供了一种计算机设备,包括存储器和处理器,所述存储器存储有计算机程序,所述处理器执行所述计算机程序时实现前面所述生成FPGA可行性测试路径的方法。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种生成FPGA可行性测试路径的方法,其特征在于,包括以下步骤:
步骤1:从设计文件中获取芯片所有管脚的坐标信息,从结构图的结点中找到所有与管脚的坐标信息相对应的输入端口和输出端口信息,找到与结构图中的所有结点相对应的可达点信息;
步骤2:将输入端口所在的结点集合看作测试路径的源点集,将输出端口所在的结点集合看作测试路径的终点集,将结构图中的所有结点看作测试路径可能经过的结点;
步骤3:根据与结点相对应的可达点信息使用路径搜索方法,得到从源点到终点的多条可行路径;
步骤4:遍历所有源点,重复步骤3,得到与各源点相对应的所有可行路径;
步骤5:将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。
2.根据权利要求1所述的方法,其特征在于,步骤3中所述路径搜索方法是指:
从源点开始,遍历与源点这个结点相对应的所有可达点,只要可达点与源点坐标信息不同且可达点不在当前路径中,就一层层遍历可达点作为结点时的可达点,直到所到达的结点为终点集中的一点,得到从源点开始经过多个结点后到达终点的多条可行路径。
3.根据权利要求2所述的方法,其特征在于,所述遍历的原则为深度优先原则。
4.根据权利要求3所述的方法,其特征在于,步骤3中所述路径搜索方法具体为:
步骤3.1:为当前源点创建用于存放路径所经过结点的路径列表,将源点作为路径列表中的第一个结点;
步骤3.2:调用路径列表中最后一个结点的可达点列表,所述可达点列表由与结点相对应的可达点信息形成;
步骤3.3:遍历当前结点的可达点列表中的可达点;
步骤3.4:判断当前遍历的可达点是否为终点集中的一个终点,
若非终点,则保存当前遍历的可达点到路径列表中,并继续调用当前遍历点的可达点列表进行遍历;
若为终点,则对该终点进行有效路径判断:
若为合法路径,则保存当前遍历点到路径列表中并打印该条合法路径,继续遍历其他结点;
若为非法路径,则停止对当前点的遍历,继续遍历其他结点;
所述有效路径判断是指判断当前遍历点坐标是否和当前的源点坐标相同,若相同,则判断为非法路径;若不同,则判断为合法路径;
步骤3.5:返回步骤3.2,直到所有的结点都遍历完,输出与当前源点相关的路径。
5.根据权利要求4所述的方法,其特征在于,在步骤3.4遍历的过程中,存在以下几种情况时,需要执行路径回退操作;
1)当调用的可达点列表为空;
2)当可达点列表遍历完后;
3)当源点和终点坐标相同;
4)当合法路径打印后。
6.根据权利要求5所述的方法,其特征在于,所述路径回退操作的方法是:
1):当路径列表不为空时,记录路径列表最后一个结点为del_p并从路径列表中删除,判断当前路径列表是否为空,若为空,则退出回退操作;
2):获取当前路径列表的最后一个结点并调用该结点的可达点列表,
当可达点列表为空时,返回步骤1);
当可达点列表不为空时,查看该结点的可达点列表中是否有未访问过的可达点,
如果有,则将该结点作为当前遍历点并退出回退操作;
如果没有,判断可达点列表中的可达点是否是其他合法路径中的点,
如果不是,则返回步骤1);
如果是,判断当前结点是否被访问过但不是合法路径中的一点,若是,则将当前结点作为遍历点并退出回退操作,否则,返回步骤1)。
7.根据权利要求1至6中任一项所述的方法,其特征在于,建立标签字典vertex_mark,所述标签字典中存储所有结点,为所有结点赋初始值为0,在结点被遍历访问时赋值为1,当结点为合法路径列表中的结点时,赋值为2;在遍历结点的可达点列表时,优先读取标签初始值为0的结点,其次读取值为2的结点,将值为1的从可达点列表中去除。
8.一种生成FPGA可行性测试路径的系统,其特征在于,包括以下模块:
结点信息获取模块:用于从设计文件中获取芯片所有管脚的坐标信息,从结构图的结点中找到所有与管脚的坐标信息相对应的输入端口和输出端口信息,找到与结构图中的所有结点相对应的可达点信息;
测试路径搜索模块:用于根据结点信息获取模块获取的结点信息,将输入端口所在的结点集合看作测试路径的源点集,将输出端口所在的结点集合看作测试路径的终点集,将结构图中的所有结点看作测试路径可能经过的结点;根据与结点相对应的可达点信息使用路径搜索方法,得到从源点到终点的多条可行路径;遍历所有源点,得到与各源点相对应的所有可行路径;
测试路径输出模块:用于将所有可行路径整理成测试数据,根据软件的固定格式,生成对应的码流文件。
9.一种计算机可读介质,存储计算机程序,其特征在于,所述计算机程序可被处理器执行以实现权利要求1至7中任一项所述的方法。
10.一种计算机设备,包括存储器和处理器,所述存储器存储有计算机程序,其特征在于,所述处理器执行所述计算机程序时实现权利要求1至7中任一项所述的方法。
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---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113945216A (zh) * | 2021-10-15 | 2022-01-18 | 上海懒书智能科技有限公司 | 一种移动机器设备的路径规划和管理系统和方法 |
CN114116478A (zh) * | 2021-11-25 | 2022-03-01 | 中国人民解放军国防科技大学 | 一种场景可配置的定向测试集自动生成方法、系统及介质 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040216081A1 (en) * | 2001-08-07 | 2004-10-28 | Xilinx, Inc. | Application-specific testing methods for programmable logic devices |
CN105866665A (zh) * | 2016-03-31 | 2016-08-17 | 复旦大学 | 面向高性能SoC FPGA的功能遍历测试方法 |
CN106546912A (zh) * | 2016-10-14 | 2017-03-29 | 电子科技大学 | 一种应用相关型fpga自动化测试配置方法 |
CN106841894A (zh) * | 2016-12-23 | 2017-06-13 | 深圳市国微电子有限公司 | Fpga互连线测试方法及装置 |
CN107895087A (zh) * | 2017-11-29 | 2018-04-10 | 中科亿海微电子科技(苏州)有限公司 | 可编程逻辑电路模块级仿真配码自动生成的方法及系统 |
CN108051729A (zh) * | 2017-12-06 | 2018-05-18 | 西安智多晶微电子有限公司 | Fpga布线覆盖率测试方法 |
-
2021
- 2021-07-26 CN CN202110842612.5A patent/CN113295990B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040216081A1 (en) * | 2001-08-07 | 2004-10-28 | Xilinx, Inc. | Application-specific testing methods for programmable logic devices |
CN105866665A (zh) * | 2016-03-31 | 2016-08-17 | 复旦大学 | 面向高性能SoC FPGA的功能遍历测试方法 |
CN106546912A (zh) * | 2016-10-14 | 2017-03-29 | 电子科技大学 | 一种应用相关型fpga自动化测试配置方法 |
CN106841894A (zh) * | 2016-12-23 | 2017-06-13 | 深圳市国微电子有限公司 | Fpga互连线测试方法及装置 |
CN107895087A (zh) * | 2017-11-29 | 2018-04-10 | 中科亿海微电子科技(苏州)有限公司 | 可编程逻辑电路模块级仿真配码自动生成的方法及系统 |
CN108051729A (zh) * | 2017-12-06 | 2018-05-18 | 西安智多晶微电子有限公司 | Fpga布线覆盖率测试方法 |
Non-Patent Citations (3)
Title |
---|
JIANBING ZHAO 等: "A Novel FPGA Manufacture-oriented Interconnect Fault Test", 《2008 9TH INTERNATIONAL CONFERENCE ON SOLID-STATE AND INTEGRATED-CIRCUIT TECHNOLOGY》 * |
R. FERREIRA 等: "A run-time graph-based Polynomial Placement and routing algorithm for virtual FPGAS", 《2013 23RD INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS》 * |
文艺 等: "一种基于图论的FPGA互连资源可测性设计", 《微处理器》 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113945216A (zh) * | 2021-10-15 | 2022-01-18 | 上海懒书智能科技有限公司 | 一种移动机器设备的路径规划和管理系统和方法 |
CN114116478A (zh) * | 2021-11-25 | 2022-03-01 | 中国人民解放军国防科技大学 | 一种场景可配置的定向测试集自动生成方法、系统及介质 |
Also Published As
Publication number | Publication date |
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CN113295990B (zh) | 2021-10-01 |
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