CN106443423B - 基于Virtex架构的FPGA芯片二倍线故障测试法 - Google Patents

基于Virtex架构的FPGA芯片二倍线故障测试法 Download PDF

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Abstract

本发明涉及基于Virtex架构的FPGA芯片二倍线故障测试法，包括：配置逻辑单元将相邻行或者相邻列的二倍线连接起来，其中起始的配置逻辑单元将IO的输入和二倍线的输入连接起来，终止的配置逻辑单元将IO的输出和二倍线的输出连接起来；配置逻辑单元将东向(E2BEG)和西向(W2BEG)的二倍线首尾连接起来，或者将南向(S2BEG)和北向(N2BEG)的二倍线首尾连接起来。采用本发明的方法通过一次配置，可以进行二倍线故障测试，提高测试效率和故障覆盖率；经过多次配置，还可以定位某行或某列的某根二倍线出现了故障。

Description

基于Virtex架构的FPGA芯片二倍线故障测试法
技术领域
本发明涉及一种基于Virtex架构的FPGA芯片的测试法，尤其是一种二倍线布线资源故障的测试法。
背景技术
可编程逻辑器件(FPGA)，具有开发周期短，成本低，风险小，集成度高，灵活性大，且便于电子系统维护和升级，因此成为了数字芯片的主流，被广泛应用在通信、控制、视频、信息处理、消费电子、互联网、汽车以及航空航天等诸多领域。
在FPGA芯片中，布线资源占据FPGA芯片面积的大部分(50％～90％)，是FPGA芯片资源中发生故障概率最高的部分，所以布线资源的测试非常重要。布线资源的故障一般有：(1)线段的固定型(stuck at)故障；(2)线段的开路(stuck open)故障；(3)线段间的桥接故障。
FPGA芯片的测试，简单来说，就是把FPGA芯片配置成相应的测试电路，用多次配置来覆盖所有的资源，然后对每项配置施加特定的测试向量。好的布线资源的测试方法是在尽可能高的故障覆盖率下，通过最少的编程次数和测试向量对布线资源进行测试。
在Virtex架构下，二倍线分为东向的十根(E2BEG0～E2BEG9)，西向的十根(W2BEG0～W2BEG9)，北向的十根(N2BEG0～N2BEG9)，南向的十根(S2BEG0～S2BEG9)。为了区分，根据后缀，分别命名BEG0和End0为0号线，BEG1和End1为1号线，依次类推。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供一种配置次数尽可能少，覆盖率尽可能高的基于Virtex架构的FPGA芯片二倍线故障测试法，采用本发明的方法通过一次配置，可以进行二倍线故障测试，提高测试效率和故障覆盖率；经过多次配置，还可以定位某行或某列的某根二倍线出现了故障。
为了解决上述技术问题，本发明提供了如下的技术方案：
本发明基于Virtex架构的FPGA芯片二倍线故障测试法，包括：配置逻辑单元将相邻行或者相邻列的二倍线连接起来，其中起始的配置逻辑单元将IO的输入和二倍线的输入连接起来，终止的配置逻辑单元将IO的输出和二倍线的输出连接起来；配置逻辑单元将东向(E2BEG)和西向(W2BEG)的二倍线首尾连接起来，或者将南向(S2BEG)和北向(N2BEG)的二倍线首尾连接起来。
进一步地，配置逻辑单元包括一个slice输入和一个slice输出，在起始的配置逻辑单元，一个IO的输入连接到slice输入，在终止的配置逻辑单元，一个slice输出连接到IO输出；在中间的行或者列，前一行或者前一列的slice输出连接到一个slice输入，一个slice输出连接到下一行或者下一列的slice输入。
进一步地，配置逻辑单元的slice将上一行或者上一列的二倍线的输入，作为slice输入，该slice对应的输出作为二倍线的行或者列内部的输出；二倍线的行或列在沿一个方向(东向E2BEG或者西向W2BEG，南向S2BEG或者北向N2BEG)首尾相接后的输出，连接到一个slice输入，该slice对应的输出作为二倍线的行或者列内部的输出；该输出连接到二倍线的行或者列内部的输入，然后二倍线的行或列沿相反的方向(西向W2BEG或者东向E2BEG，北向N2BEG或者南向S2BEG)首尾相接后的输出，连接到一个slice输入，该slice对应的输出作为二倍线的行或者列之间的输出，输出到下一行或者下一列的输入。
按照本发明提供的技术方案，二倍线故障的测试法分为东西方向的二倍线测试和南北方向的二倍线测试，这两个方向的测试法相同。每个测试法需要进行十次配置，每次配置一根线。下面是东西方向的0号线的配置步骤：
(1)将西侧底部的IO作为0号线的输入，连接到第一组CLB的IMUX中，这里第一组CLB是指FPGA的第一行第一列的CLB；
(2)从第一组CLB的IMUX输入，转到CLB对应的OMUX的输出，CLB逻辑配置成输入等于输出；
(3)从CLB的OMUX输出接到对应的二倍线的输入端(E2BEG0)；
(4)将二倍线0号线沿向东方向首尾相连(E2End0和E2BEG0相连)，当走到边缘，利用转角线(E2BEG0到W2BEG0)，进行回环；
(5)回环后，将二倍线沿向西方向首尾相连(W2End0和W2BEG0相连)，当走到边缘，利用转角线(W2BEG0到E2BEG0)，进行回环；
(6)回环后，将二倍线沿向东方向首尾相连(E2End0和E2BEG0相连)，回到初始CLB；
(7)将二倍线的尾端(E2End0)连接到初始的CLB的IMUX中；
(8)从初始CLB的IMUX输入，转到CLB对应的OMUX的输出，逻辑配置成输入等于输出；
(9)从CLB的OMUX输出到对应的二倍线0号线的另一个方向的输入端(W2BEG0)；
(10)将0号线沿向西方向首尾相连(W2End0和W2BEG0相连)，当走到边缘，利用转角线(W2BEG0到E2BEG0)，进行回环；
(11)回环后，将二倍线沿向西方向首尾相连(W2End0和W2BEG0相连)，当走到边缘，利用转角线(W2BEG0到E2BEG0)，进行回环；
(12)回环后，将二倍线沿向东方向首尾相连(E2End0和E2BEG0相连)，回到初始CLB；
(13)将二倍线的尾端(E2End0)连接到初始的CLB的IMUX中；
(14)从初始CLB的IMUX输入，转到CLB对应的OMUX的输出，逻辑配置成输入等于输出；
(15)从CLB的OMUX输出接到下一行对应的二倍线的输入端(E2BEG0)；
(16)如此循环，直到整个FPGA每行的0号线都布满；
(17)然后从最后一个CLB出来的输出，连接到IOB的输出端；
(18)同理，配置1号线，2号线…，9号线；
(19)调整布线，使用FPGAEditor的自动布线功能进行布线，成功后生成RBT文件，加载到FPGA，施加测试向量进行测试；
(20)在输入端施加测试向量，如果输出端和输入端不相同，则二倍线有故障，并且根据不同的结果，可以判断出何种故障。
本发明南北方向的二倍线测试方法也需要进行十次配置，每次配置一根线。下面是南北方向的0号线的配置步骤：
(1)将西侧底部的IO作为0号线的输入，连接到第一组CLB的IMUX中，这里第一组CLB是指FPGA的第一行第一列的CLB；
(2)从第一组CLB的IMUX输入，转到CLB对应的OMUX的输出，CLB逻辑配置成输入等于输出；
(3)从CLB的OMUX输出接到对应的二倍线的输入端(N2BEG0)；
(4)将二倍线0号线沿向北方向首尾相连(N2End0和N2BEG0相连)，当走到边缘，利用转角线(N2BEG0到S2BEG0)，进行回环；
(5)回环后，将二倍线沿向南方向首尾相连(S2End0和S2BEG0相连)，当走到边缘，利用转角线(S2BEG0到N2BEG0)，进行回环；
(6)回环后，将二倍线沿向北方向首尾相连(N2End0和N2BEG0相连)，回到初始CLB；
(7)将二倍线的尾端(N2End0)连接到初始的CLB的IMUX中；
(8)从初始CLB的IMUX输入，转到CLB对应的OMUX的输出，逻辑配置成输入等于输出；
(9)从CLB的OMUX输出到对应的二倍线0号线的另一个方向的输入端(S2BEG0)；
(10)将0号线沿向南方向首尾相连(S2End0和S2BEG0相连)，当走到边缘，利用转角线(S2BEG0到N2BEG0)，进行回环；
(11)回环后，将二倍线沿向北方向首尾相连(N2End0和N2BEG0相连)，当走到边缘，利用转角线(N2BEG0到S2BEG0)，进行回环；
(12)回环后，将二倍线沿向南方向首尾相连(S2End0和S2BEG0相连)，回到初始CLB；
(13)将二倍线的尾端(S2End0)连接到初始的CLB的IMUX中；
(14)从初始CLB的IMUX输入，转到CLB对应的OMUX的输出，逻辑配置成输入等于输出；
(15)从CLB的OMUX输出接到下一列对应的二倍线的输入端(N2BEG0)；
(16)如此循环，直到整个FPGA每列的0号线都布满；
(17)然后从最后一个CLB出来的输出连接到IOB的输出端；
(18)同理，配置1号线，2号线…，9号线；
(19)调整布线，使用FPGAEditor的自动布线功能进行布线，成功后生成Bit文件，加载到FPGA，施加测试向量进行测试；
(20)在输入端施加测试向量，如果输出端和输入端不相同，则二倍线有故障，并且根据不同的结果，可以判断出何种故障。
本发明的有益效果：
1、本发明覆盖率高，一次配置可以100％覆盖一个方向的所有二倍线。
2、本发明可复用性强，适用于所有基于Virtex架构的FPGA。
3、本发明故障测试准确，在一次编程配置的情况下，采用不同的测试向量，可以对一个方向(东西方向或者南北方向)上的二倍线布线资源进行全覆盖的故障测试，可以发现固定故障、开路故障和桥接故障。
4、本发明还具有故障局部定位的功能，在多次配置的情况下，可以定位某行或者某列的二倍线发生了故障。
附图说明
图1为现有Virtex架构FPGA芯片整体结构简图；
图2为现有Virtex架构FPGA芯片Switch BOX二倍线互联资源简图；
图3为本发明测试二倍线的配置简图。
具体实施方式
本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
下面结合具体附图和实施例对本发明作进一步说明。
本测试法的实施对象基于Xilinx公司Virtex系列架构的任何FPGA芯片。如图1-2所示，基于该架构的FPGA芯片通常包括：可编程输入输出单元(Input/Output Block，IOB)、大量可编程逻辑单元(Configurable Logic Block，CLB)和可编程互连资源，经典对称式的FPGA芯片互联资源包括CLB的互联开关盒(Switch Box，SB1)、IOB的互联开关盒(SB2)、CLB的输入开关盒(Input Mux，IMUX；lmux_b0～lmux_b31)、CLB的输出开关盒(Output Mux，OMUX)、IOB的输入开关盒、互联线段(具体包括单长线、二倍线、六倍线、长线等资源)、CLB的slice0～slice3、二倍线起始(E2BEG，W2BEG，N2BEG，S2BEG)、二倍线终止(E2End，W2End，N2End，S2End)。基于以上架构的FPGA，IOB的物理位置位于左侧和右侧。
本发明的测试法如图3所示，将IO的输入接入到二倍线的输入，或者将前一行或者前一列的二倍线输出接入到二倍线的输入。再利用每行或者每列中的某个CLB进行中继，将IO的输入经过Slice引入到二倍线中，同时将同行或者同列的不同方向的二倍线首尾相接。再将同方向的二倍线按照行或者按照列进行首尾相接。再将二倍线的输出连接到下一行或者下一列的输入，将相邻行或者相邻列的二倍线进行首尾相接，或者将二倍线的输出连接到IO的输出上。这样整个FPGA芯片的行的二倍线或者列的二倍线都从头到尾连接起来。然后在FPGA的测试二倍线的头端施加特定的激励测试向量，根据尾端的输出，从而判断出测试二倍线的固定故障，开路故障，或者桥接故障。同时，该发明的测试法还能定位某行或者某列的二倍线发生了故障。
下面以Virtex架构的芯片为例，做一根具体的0号线的走线方法，具体走线方法为：
(1)如图3所示，从最左下侧的IOB作为输入，引入一根线到最左侧最下边的一个初始CLB(CLB_X1Y0)，从Slice3的F4输入，再从对应的Slice3的X(pip CLB_X1Y0 X_PINWIRE3->BEST_LOGIC_OUTS3_INT，pip INT_X1Y0 BEST_LOGIC_OUTS3->E2BEG0)，输出到E2BEG0；
(2)如图3所示，初始接线盒(INT_X1Y0)的E2BEG0线，通过0号二倍线走到下一个接线盒(INT_X3Y0)，然后在INT_X3Y0里E2End0直接连接到E2BEG0(pip INT_X3Y0 E2END0->E2BEG0)；
(3)如图3所示，如此循环，一直到最右侧接线盒(INT_X71Y0)(pip INT_X71Y0E2END0->E2BEG0)，通过最右侧回环(pip R_TERM_INT_X72Y0 R_TERM_INT_E2MID0->R_TERM_INT_W2END0)；然后再一路向西(pip INT_X72Y0 W2END0->W2BEG0)；
(4)从接线盒INT_X72Y0的W2End0连接到INT_X70Y0的W2BEG0，然后连接到接线盒INT_X70Y0(pip INT_X72Y0 W2END0->W2BEG0)，如此循环，一直到最左侧的接线盒INT_X0Y0，通过INT_X0Y0进行回环(pip L_TERM_INT_X0Y0L_TERM_INT_W2BEG0->L_TERM_INT_E2MID0)；
(5)如图3所示，通过接线盒INT_X1Y0的E2End0连接到slice0的G4(pip INT_X1Y0E2END0->IMUX_B0；pip CLB_X1Y0 IMUX_B0_INT->G4_PINWIRE0)。然后Slice0的G4对应的输出Y，连接进入西向的W2BEG0，(pip CLB_X1Y0 Y_PINWIRE0->BEST_LOGIC_OUTS4_INT；pipINT_X1Y0 BEST_LOGIC_OUTS4->W2BEG0)，通过INT_X0Y0回环，对应的命令为(pip L_TERM_INT_X0Y0 L_TERM_INT_W2MID0->L_TERM_INT_E2END0)；
(6)回环后，从接线盒INT_X0Y0连接到INT_X2Y0(pip INT_X0Y0 E2END0->E2BEG0)，如此循环，一直到最右侧边缘，回环到接线盒(INT_X71Y0pip R_TERM_INT_X72Y0R_TERM_INT_E2BEG0->R_TERM_INT_W2MID0)；
(7)回环后，从接线盒INT_X71Y0连接到接线盒INT_X69Y0(pip INT_X71Y0W2END0->W2BEG0)，然后一直向西，直到接线盒INT_X1Y0；
(8)在接线盒INT_X1Y0里，将W2End0接入到Slice 0的F4(pip INT_X1Y0W2END0->IMUX_B8，pip CLB_X1Y0 IMUX_B8_INT->F4_PINWIRE0)；
(9)如图3所示，将Slice0F4对应的输出X连接到下一行的CLB_X1Y1；
(10)将0号线如此循环，直到把所有行的二倍线0号线走完，然后把最后一个CLB的Slice0 F4对应的输出X连接到最左侧最顶上的输出IOB上；至此，所有二倍线的0号线，从头到尾就串联了起来；
(11)如法炮制，把二倍线的1号线，2号线，……，9号线，也从头到尾的串联起来；
(12)施加测试向量，例如测试0号线，则对10根线的输入端施加(1，0，0，0，0，0，0，0，0，0)的测试信号，如果输出端的输出信号也为(1，0，0，0，0，0，0，0，0，0)，则二倍线无故障。

Claims (3)

1.基于Virtex架构的FPGA芯片二倍线故障测试法，其特征在于，包括：配置逻辑单元将相邻行或者相邻列的二倍线连接起来，其中起始的配置逻辑单元将FPGA芯片的IO管脚的输出和二倍线的输入连接起来，终止的配置逻辑单元将FPGA芯片的IO管脚的输入和二倍线的输出连接起来；配置逻辑单元将东向和西向的二倍线首尾连接起来，或者将南向和北向的二倍线首尾连接起来。
2.根据权利要求1所述的基于Virtex架构的FPGA芯片二倍线故障测试法，其特征在于，所述配置逻辑单元包括一个slice输入和一个slice输出，在起始的配置逻辑单元，一个FPGA芯片的IO管脚的输出连接到slice输入，在终止的配置逻辑单元，一个slice输出连接到FPGA芯片的IO管脚输入；在中间的行或者列，前一行或者前一列的slice输出连接到一个slice输入，一个slice输出连接到下一行或者下一列的slice输入。
3.根据权利要求2所述的基于Virtex架构的FPGA芯片二倍线故障测试法，其特征在于，所述配置逻辑单元的slice将上一行或者上一列的二倍线的输出，作为slice输入，所述配置逻辑单元的slice对应的输出作为二倍线的行或者列内部的输入。
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