CN100578240C - 一种实现芯片测试的方法 - Google Patents

Abstract

本发明公开了一种实现芯片测试的方法，用以解决现有技术中存在测试成本高且测试不灵活的问题。该方法包括：将待测芯片的8位待测引脚依次连接到多路选择器上；并将多路选择器的8位输入引脚分为两组，低4位为一组，高4位为一组；根据分组数量，多路选择器中的时序控制子单元选择单输出信号，所述单输出信号包括低电平信号和高电平信号；当时序控制子单元产生所述低电平信号时，多路选择器中的选择子单元选择多路选择器输入引脚信号的低4位作为多路选择器的输出；当时序控制子单元产生高电平信号输出时，选择子单元选择多路选择器输入引脚信号的高4位作为多路选择器的输出；对选择出的引脚信号进行测试。对选择出的引脚信号进行测试。

Description

一种实现芯片测试的方法

技术领域

本发明涉及集成电路测试领域，尤其涉及一种实现芯片测试的方法。

背景技术

随着电子技术的发展，芯片的封装种类越来越多，为了保证芯片的质量，往往需要对芯片进行多次的功能测试，针对不同封装的芯片，设计一种可测试不同封装形式芯片的测试方案尤为重要。

现有技术设计一种测试芯片电路板，将芯片固定于测试芯片电路板，再将测试用到的电源、信号测试仪器以及必要的电子元件连接成一个完整的测试芯片装置，用这种测试装置对待测芯片进行测试。现有技术中所选用的待测芯片封装形式为SOT23-3，它的引脚数量为三个，如图1所示的芯片测试装置，包括如下部分：

焊盘100，用来连接若干种封装形式的芯片中引脚的部分；

待测芯片101，固定在测试电路板上；

待测芯片引脚102，连接到对应焊盘上；

调试信号端子103，而每一个焊盘上又会包含众多的调试信号端子103，它的作用就是可以方便的将芯片引脚信号引出；

信号测试仪器104，连接到调试信号端子实现芯片待测引脚信号的观测，以保证芯片可以正常工作；

参考图1，当测试封装形式为SOT23-3的芯片时，将该芯片的三个引脚对应焊接到其中的三个焊盘上，这里需要注意的是焊盘个数的选取，这里选用的是三个引脚的待测芯片，但实际测试中，会有更多数量引脚的芯片等待测试，因此在选择焊盘时，焊盘数量应该等于或大于待测芯片引脚数，这样，才可以通过现有技术测试多种封装的芯片。此外将待测试封装形式为SOT23-3的芯片用到的信号测试仪器通过调试信号线连接到焊盘上的调试信号线端子，从而连成一个完整的测试电路，测试即可进行。

现有的芯片测试装置中，针对不同的待测芯片，引脚越多，意味着焊盘个数越多，由此引出的调试信号端子也就越多，这意味着在测试过程中，如果待测芯片需要测试的引脚比较多时，就需要调试信号端子以及信号测试仪器对于众多芯片引脚单独测试，且在观测不同引脚信号时，只能将待测引脚调试信号线人为的接入到信号测试仪器上，才可以进行观测，显然增加了测试的工作量与复杂程度，因此随着芯片待测引脚的增加，测试成本以及时间都相应增加，而且测试不灵活。

发明内容

本发明提供一种实现芯片测试的方法，用以解决现有技术中存在测试成本高且测试不灵活的问题。

本发明方法包括以下步骤：

将待测芯片的8位待测引脚依次连接到多路选择器上；并

将多路选择器的8位输入引脚分为两组，低4位输入引脚为一组，高4位输入引脚为一组；

根据分组数量，多路选择器中的时序控制子单元选择单输出信号，所述单输出信号包括低电平信号和高电平信号；

当所述时序控制子单元产生所述低电平信号时，多路选择器中的选择子单元选择多路选择器输入引脚信号的低4位作为多路选择器的输出；

当所述时序控制子单元产生高电平信号输出时，多路选择器中的选择子单元选择多路选择器输入引脚信号的高4位作为多路选择器的输出；

对选择出的引脚信号进行测试。

本发明由于采用了一种实现芯片测试的方法，精简了测试过程的工作量，采用这种方法设计的装置可以很灵活的对不同芯片待测引脚进行测试，提高测试工作的效率，简化测试工作的复杂程度。

附图说明

图1为现有技术中芯片测试电路板结构示意图；

图2为本发明装置的示意图；

图3为本发明装置中多路选择器的结构示意图；

图4为本发明方法的流程示意图；

图5为本发明实施例一中利用MUX实现芯片测试装置示意图；

图6为本发明实施例一中利用MUX实现芯片测试方法流程示意图；

图7为本发明实施例二中利用CPLD实现芯片测试装置示意图；

图8为本发明实施例二中利用CPLD实现芯片测试方法流程示意图。

具体实施方式

本发明提供一种芯片测试装置，如图2所示，芯片200的待测引脚通过调试信号线204连接到测试装置201中，测试装置201包括：

多路选择单元202，用于从输入的待测芯片引脚信号中选择引脚信号输出；信号测试单元203，通过调试信号线204与多路选择单元202连接，用于对多路选择单元202选择输出的引脚信号进行测试。根据用户需求可以选择具有示波器的测试仪器来完成信号测试单元203的功能。

上述的多路选择单元可以但不限于通过下述两种方式来实现：

方法一：多路选择单元由多路选择器来实现，所谓多路选择器(MUX，Multiplexor)可以将多路的输入信号，经过选择得到其中的某几路作为输出信号。MUX的输入位数由芯片引脚数决定，采用至少与芯片待测引脚数相等的输入个数的MUX，MUX的每个输入端分别连接芯片的待测引脚，输出端连接信号测试单元。如图3所示，MUX包括：时序控制子单元300和选择子单元301，其中：时序控制子单元300，用于产生用以对输入引脚信号进行选择控制的控制信号，控制信号是根据在不同时间输入的不同时钟信号产生的；选择子单元301，用于根据时序控制子单元300产生的控制信号，从输入的待测引脚信号中选择不同的引脚信号输出。

MUX的工作原理为：接收芯片的待测引脚信号，并在不同时刻选择不同的引脚信号组成待测信号组输出，具体由其中的时序控制子单元控制MUX输出信号的选择。时序控制子单元由一个时序逻辑电路构成，时序控制子单元可以有多个输入时钟信号，通过输入时钟信号产生不同的控制状态，输入时钟信号个数由待测信号组个数决定，当MUX输入引脚分为2组待测信号组时，时序控制子单元需要一路输入时钟信号，产生两种控制信号；当MUX输入引脚分为4组待测信号组时，时序控制子单元需要两路输入时钟信号，产生四种控制信号；当MUX输入引脚分为5组待测信号组时，时序控制子单元需要三路输入时钟信号，产生八种控制信号，但是这种情况下，时序控制子单元仅通过八种控制信号中的五种就可以完成5组待测信号组信号的选择输出，另外三种控制信号可以闲置。时序控制子单元利用输入的时钟信号产生不同的控制信号，不同的控制信号控制选择子单元选择MUX的输入待测信号中的不同信号组成测试信号组输出。经过MUX输出的信号传输到信号测试单元，由信号测试单元对每组输入的测试信号进行测试，从而完成芯片的多个待测引脚信号经过多路选择进行分组测试的目的，而且不需要改动信号测试单元与MUX的连接，只需根据具体的芯片选择合适的MUX就可以完成测试。

方法二：多路选择单元由一个可移植程序的逻辑器件，如复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)或现场可编程阵列(FPGA，Field Programming Group Array)等构成。CPLD代表的是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。CPLD设计过程是用户根据各自需要而自行构造逻辑功能，借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆(在系统编程)将代码传送到CPLD芯片中，实现设计的数字系统。用CPLD实现多路选择功能，用户可以自行定义选择方式及输出方式，通过向CPLD内部编写相应的硬件编程语言，可以但不限于用Verilog、VHDL实现多路选择功能。FPGA实现过程同CPLD相似，实现代码也相似。

基于上述装置，本发明实现芯片测试的方法如图4所示，包括如下步骤：

步骤400、接收待测芯片的引脚信号；

步骤401、根据在不同时间输入的不同时钟信号，来产生不同的用以对输入引脚信号进行选择的控制信号，然后根据产生的不同控制信号从接收到的待测引脚信号中选择不同的引脚信号输出；

步骤402、对选择出的引脚信号进行测试。

下面结合附图对本发明实施例做进一步地描述。

实施例一：

在实施例一中，本发明对待测引脚为8位的芯片进行测试。根据上述对测试装置的描述，本实施例中具体装置结构如图5所示，其中选择至少8路输入4路输出的MUX作为多路选择单元，芯片的8位待测引脚依次连接到MUX上。芯片测试方法流程示意图如图6所示，包括如下步骤：

步骤600、芯片待测引脚与测试装置中的MUX相连，将芯片待测引脚信号输入到MUX中；

步骤601、将MUX的8位输入引脚分为两组，低4位MUX输入引脚为一组，高4位MUX输入引脚为一组。根据分组数，MUX内部时序控制子单元选择单输出信号，单输出信号可以产生两种控制信号状态。当时序控制子单元产生低电平信号输出时，则控制MUX内部的选择子单元选择MUX输入信号的低4位作为MUX的输出；当时序控制子单元产生高电平信号输出时，则控制MUX内部的选择子单元选择MUX输入引脚信号的高4位作为MUX的输出，这样的处理实现了芯片引脚每一路信号都可以分别作为MUX的输出信号。

步骤602、信号测试单元测试MUX输出的待测引脚信号，从而实现了芯片待测引脚信号的测试。

采用实施例一，测试装置可以通过选择不同的MUX方便灵活的实现芯片待测引脚信号的测试。

实施例二：

在实施例二中，本发明同样对待测引脚为8位的芯片进行测试。根据对测试装置的描述，本实施例中具体装置结构如图7所示，其中选择至少8路输入4路输出的CPLD作为多路选择单元，芯片的8位待测引脚依次连接到CPLD上。芯片测试方法流程示意图如图8所示，包括如下步骤：

步骤800、将芯片待测引脚连接到测试装置中的CPLD上，将芯片待测引脚信号输入到CPLD中；

步骤801、芯片待测引脚信号连接到测试装置中的CPLD输入端后，通过用户自定义构造CPLD内部逻辑功能。本实施例中需要对待测引脚为8位的芯片测试，而测试装置中的信号测试单元只有4路输入，则需要将芯片引脚信号低4位和高4位分别经过CPLD选择输出，通过向CPLD内部编写相应的编程语言，如Verilog、VHDL，实现多路选择功能。下面代码给出了具体用Verilog编程语言实现8路输入选择4路输出的功能，通过下载电缆(在系统编程)将代码传送到CPLD芯片中，CPLD就可以完成多路选择功能，其中signal_in、signal_out、clk、ctl和rst分别代表了CPLD的8路输入信号、4路输出信号、时钟信号、控制信号和复位信号：

module(signal_in，signal_out，ctl，clk，rst)

input signal_in[7:0]；

input clk；

input ctl；

output reg signal_out[3:0]；

always@(posedge clk)begin

    if(！rst)

        signal_out＜＝0；

    else begin

        if(！ctl)

          signal_out＜＝signal_in[3:0]；

        else

          signal_out＜＝signal_in[7:4]；

    end

end

上述代码实现了将8路CPLD输入信号经过CPLD内部控制信号，选择其中4位作为输出，从而实现了多路选择功能；

步骤802、信号测试单元测试CPLD输出的待测引脚信号，从而实现了芯片待测引脚信号的测试。

采用实施例二，测试装置可以通过选择不同的CPLD方便灵活的实现芯片待测引脚信号的测试。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (1)

1、一种芯片测试方法，其特征在于，该方法包括步骤：

将待测芯片的8位待测引脚依次连接到多路选择器上；并

将多路选择器的8位输入引脚分为两组，低4位输入引脚为一组，高4位输入引脚为一组；

根据分组数量，多路选择器中的时序控制子单元选择单输出信号，所述单输出信号包括低电平信号和高电平信号；

当所述时序控制子单元产生所述低电平信号时，多路选择器中的选择子单元选择多路选择器输入引脚信号的低4位作为多路选择器的输出；

当所述时序控制子单元产生高电平信号输出时，多路选择器中的选择子单元选择多路选择器输入引脚信号的高4位作为多路选择器的输出；

对选择出的引脚信号进行测试。

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