CN104090225B - 测试芯片管脚连通性的电路 - Google Patents
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Abstract
本发明公开了一种测试芯片管脚连通性的电路，其包括选择子电路、N个输入管脚及N个输出管脚，N为大于或等于2的自然数，所述选择子电路的输入端分别和芯片本体及各个所述输入管脚连接，所述选择子电路的输出端与各个所述输出管脚连接，当外部激励输入至各个所述输入管脚时，各个所述输入管脚将外部激励输入至所述选择子电路，所述选择子电路选择各个所述输入管脚的输出信号输出至各个所述输出管脚。本发明的测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
Description
技术领域
本发明涉及芯片测试领域，更具体地涉及一种测试芯片管脚连通性的电路。
背景技术
目前，常用的芯片管脚连通性测试的测试方式是在芯片内增加JTAG(Joint TestAction Group，联合测试工作组)控制。外部测试环境通过JTAG接口与JTAG控制器通讯，进而控制各个芯片管脚的极性、状态。从而，外部器件只需检测各管脚状态，即可确定芯片管脚的连通是否存在问题。
但是通过上述测试方式，仅为了测试芯片管脚的连通性就需要在芯片中增加JTAG接口和JTAG控制器，不仅增加了芯片的面积及芯片的制造成本，另外，为了测试，外部测试环境也必须配备JTAG接口环境，操作更加麻烦。
因此，有必要提供一种改进的测试芯片管脚连通性的电路来克服上述缺陷。
发明内容
本发明的目的是提供一种测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
为实现上述目的，本发明提供一种测试芯片管脚连通性的电路，其包括选择子电路、N个输入管脚及N个输出管脚，N为大于或等于2的自然数，所述选择子电路的输入端分别和芯片本体及各个所述输入管脚连接，所述选择子电路的输出端与各个所述输出管脚连接，当外部激励输入至各个所述输入管脚时，各个所述输入管脚将外部激励输入至所述选择子电路，所述选择子电路选择各个所述输入管脚的输出信号输出至各个所述输出管脚。
较佳地，所述选择子电路包括N个选择器，每个所述选择器的输入端分别和芯片本体及对应的输入管脚连接，每个所述选择器的输出端与对应的输出管脚连接。
较佳地，外部激励输入所述第1输入管脚，所述第1输出管脚与所述第2输入管脚连接，且所述第i个输出管脚与所述第i+1个输入管脚连接，i∈(2，N-2)，所述第N-1个输出管脚与所述第N个输管脚连接，所述第N个输出管脚仅与所述第N个选择器的输出端连接。较佳地，所述选择子电路包括N个选择器，每个所述选择器的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，每个所述选择器的输出端与对应的输出管脚连接。
与现有技术相比，本发明的测试芯片管脚连通性的电路，各输入管脚通过所述选择子电路与各输出管脚连接，因此，通过对比输入所述输入管脚的外部激励信号与各输出管脚输出信号是否一致，即可判断芯片输出管脚与输入管脚的连通性是否正常。因此，本发明的测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明。
附图说明
图1为本发明测试芯片管脚连通性的电路的结构框图。
图2为本发明测试芯片管脚连通性的电路一个实施例的结构框图。
具体实施方式
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，外部测试环境也得以简化，减小了测试成本。
请参考图1，图1为本发明测试芯片管脚连通性的电路的结构框图。如图所示，本发明的测试芯片管脚连通性的电路包括选择子电路、N个输入管脚(in1、in21、in3……in(N))及N个输出管脚(out1、out2、out3……out(N))，且N为大于或等于2的自然数。所述选择子电路的输入端分别和各个所述输入管脚(in1、in21、in3……in(N))及芯片本体连接，所述选择子电路的输出端与各个所述输出管脚(out1、out2、out3……out(N))连接。当对各管脚进行测试时，外部激励输入各个所述输入管脚(in1、in21、in3……in(N))，所述选择子电路选择各个所述输入管脚(in1、in21、in3……in(N))接收到的外部激励并输出至各个所述输出管脚(out1、out2、out3……out(N))；也即在测试过程中，所述选择子电路仅选择各个所述输入管脚(in1、in21、in3……in(N))的输出信号(外部激励)传输至各个所述输出管脚(out1、out2、out3……out(N))，从而各个所述输出管脚(out1、out2、out3……out(N))的输出信号仅与各个所述输入管脚(in1、in21、in3……in(N))的输入/输出信号对应，而与所述芯片本体无关；因此，当各个所述输入管脚(in1、in21、in3……in(N))及各个所述输出管脚(out1、out2、out3……out(N))的连通性正常时，各个所述输出管脚(out1、out2、out3……out(N))输出的信号与各个所述输入管脚(in1、in21、in3……in(N))的输入/输出同步变化；从而，通过判断各个所述输入管脚(in1、in21、in3……in(N))的输入/输出信号与各个所述输出管脚(out1、out2、out3……out(N))的输出信号是否同步变化即可判断芯片的输入管脚与输出管脚的连通性是否正常，因此，本发明的测试芯片管脚连通性的电路可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
具体地，在本发明中，所述选择子电路包括N个选择器(ch1、ch21、ch3……ch(N))，每个所述选择器的输入端分别和对应的输入管脚及芯片本体连接，每个所述选择器的输出端与对应的输出管脚连接。即选择器ch1的输入端与输入管脚in1连接，其输出端和输出管脚out1连接；选择器ch2的输入端与输入管脚in2连接，其输出端和输出管脚out2连接；选择器ch(j)的输入端与输入管脚in(j)连接，其输出端和输出管脚out(j)连接，j∈(1，N)；选择器ch(N)的输入端与输入管脚in(N)连接，其输出端和输出管脚out(N)连接；使得所述选择器(ch1、ch21、ch3……ch(N))与输入管脚(in1、in21、in3……in(N))及输出管脚(out1、out2、out3……out(N))一一对应连接；从而，各个所述选择器(ch1、ch21、ch3……ch(N))将各个所述输入管脚(in1、in21、in3……in(N))输出的信号一一对应传输至所述输出管脚(out1、out2、out3……out(N))；因此，通过对比输入外部激励与各输出管脚(out1、out2、out3……out(N))输出信号的差别即可快速地判断N对输入/输出管脚的连通性正常与否。
请再结合参考图2，描述本发明的一个具体实施例。在本实施例中，外部激励输入所述第1输入管脚in1，所述第1输出管脚out1与所述第2输入管脚in2连接，使得所述第1输出管脚out1将所述第1输入管脚in1输入的外部激励输出至第2输入管脚in2，以作为所述第2输入管脚in2的输入激励；且所述第i个输出管脚与所述第i+1个输入管脚连接，i∈(2，N-2)，使得所述第i个输出管脚out(i)的输出信号输入至所述第i+1个输入管脚in(i+1)，以作为第i+1个输入管脚in(i+1)的输入激励；如此对应重复，直到所述第N-1个输出管脚out(N-1)的输出信号输入至所述第N个输入管脚in(N)，以作为第N个输入管脚in(N)，所述第N个输出管脚仅与所述第N个选择器的输出端连接。因此，在本实施例中，仅输入外部激励至所述输入管脚in1，即可使得其它所有的输入管脚与输出管脚均有激励输入/输出，而且前一个输出管脚的输出信号作为下一个输入管脚的输入激励，如此重复，从而只需对比输出管脚out(N)的输出信号与输入所述输入管脚in1的外部激励的变化是否一致，即可判断所述芯片输入/输出管脚的连通性是否正常,进一步简化了外部测试环境，且测试过程快速，结果准确。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
Claims (2)
1.一种测试芯片管脚连通性的电路，其特征在于，包括选择子电路、N个输入管脚及N个输出管脚，N为大于或等于2的自然数，所述选择子电路的输入端分别和芯片本体及各个所述输入管脚连接，所述选择子电路的输出端与各个所述输出管脚连接，当外部激励输入至各个所述输入管脚时，各个所述输入管脚将外部激励输入至所述选择子电路，所述选择子电路选择各个所述输入管脚的输出信号输出至各个所述输出管脚；所述选择子电路包括N个选择器，每个所述选择器的输入端分别和芯片本体及对应的输入管脚连接，每个所述选择器的输出端与对应的输出管脚连接。
2.如权利要求1所述的测试芯片管脚连通性的电路，其特征在于，外部激励输入第1个所述输入管脚，第1个所述输出管脚与第2个所述输入管脚连接，且第i个所述输出管脚与第i+1个所述输入管脚连接，i∈(2，N-2)，第N-1个所述输出管脚与第N个所述输入管脚连接，第N个所述输出管脚仅与第N个所述选择器的输出端连接。
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