WO2017054591A1 - 一种直流参数测试装置 - Google Patents

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王大鹏
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深圳市中兴微电子技术有限公司
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing

Definitions

  • the invention relates to the field of system testable integrated digital-to-analog converter testability design, in particular to a DC parameter test device based on an on-chip system integrated digital-to-analog converter.
  • the traditional test method is to convert the digital-to-analog with the multi-channel selector switch inside the chip when performing the DC parameter test on the automated machine.
  • the data input, clock and other signals are disconnected from the upper input module of the digital-to-analog converter and connected to the pins of the chip.
  • the automated test machine assigns test channels to these pins, and the DC parameters are passed through these test channels.
  • the test excitation is input to the corresponding pin, and then the DC parameter test is performed by measuring the output of the digital-to-analog converter.
  • this traditional test method requires a test channel for each data input bit of the digital-to-analog converter.
  • the corresponding data input occupies 8 automatic test bench tests. aisle.
  • the use of more test channels will significantly reduce the number of test chips that can be tested by the automated test machine at the same time, resulting in lower utilization of the automated test machine, resulting in chip
  • the test cost is high.
  • the bit width of the on-chip integrated digital-to-analog converter has risen from 8 bits to 12 bits, 14 bits or even higher. The problem of testing costs caused by allocation becomes more and more prominent.
  • the data input source selection switch When the input control signal is set to take data from the test device, the data input source selection switch is connected to the output of the test excitation generation counter, and the output of the test excitation generation counter is connected to the input end of the data input latch;
  • the input control signal is set to be input from the upper-level functional module of the digital-to-analog converter, the data input source selection switch and the output signal of the upper-level functional module of the digital-to-analog converter are connected, and the upper-level functional module is The output is connected to the input of the data input latch.
  • the clock input source selection switch is a 1-bit wide two-selection selection switch, and the 1-bit wide two-selection selection switch includes a clock control signal;
  • the clock input source selection switch When the clock control signal is set to take a clock from the test device, the clock input source selection switch is connected to a clock source provided by the test machine; when the clock control signal is set to be higher than the digital-to-analog converter When the function module is input, the clock input source selection switch and the clock output signal of the upper level function module of the digital to analog converter are connected.
  • the DC parameter testing device provided by the embodiment of the invention is provided with a digital-to-analog converter for performing DC parameter testing, and a DC parameter testing unit for providing DC parameter test excitation data for the digital-to-analog converter.
  • a digital-to-analog converter for performing DC parameter testing
  • a DC parameter testing unit for providing DC parameter test excitation data for the digital-to-analog converter.
  • the number of test channels occupying the test machine is compressed, and the number of test channels required does not increase with the increase of the bit width of the digital-to-analog converter, which reduces the test cost of the on-chip system chip. Simplify the design complexity of the corresponding test board.
  • FIG. 1 is a schematic structural diagram of a DC parameter testing device according to an embodiment of the present invention.
  • FIG. 2 is a schematic structural diagram of a DC parameter testing unit according to an embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram of a specific structure of a DC parameter testing device according to an embodiment of the present invention.
  • the embodiment of the present invention provides a DC parameter testing device for solving the problems existing in the prior art.
  • the embodiment of the invention provides a DC parameter testing device, including:
  • a DC parameter test unit that provides DC parameter test excitation data for a digital to analog converter.
  • the DC parameter testing unit includes:
  • a data input latch for the digital-to-analog converter to forward the DC parameter test excitation and DC parameter test excitation count values.
  • the DC parameter testing unit further includes:
  • a clock input source select switch that provides a clock input signal to the digital to analog converter.
  • test excitation generating counter is a multi-bit wide counter with a bit width equal to a corresponding bit width of the digital-to-analog converter.
  • the input signal of the test excitation generating counter includes a reset input signal and a count clock input signal
  • the DC excitation parameter test excitation counter value generated by the test excitation generation counter is cleared; when the reset input signal is released, the count input signal generates a valid input for each time, and the test excitation generation counter generates a DC parameter test excitation count. The value is incremented by the corresponding increment value.
  • the data input source selection switch is a multi-bit two-selection selection switch having a bit width equal to a corresponding bit width of the digital-to-analog converter, and the multi-bit two-selection selection switch includes an input control
  • a DC parameter test unit added to the on-chip system chip is provided with a DC parameter test excitation data instead of The automated test machine provides DC parameter test excitation data directly to the digital-to-analog converter, reducing the number of test channels occupied by the on-chip system-integrated digital-to-analog converter DC parameter test on an automated test machine.
  • FIG. 1 is a schematic structural diagram of a DC parameter testing device according to an embodiment of the present invention. As shown in FIG. 1 , the device includes a digital-to-analog converter 10 and a DC parameter testing unit 20 to be subjected to DC parameter testing;
  • the DC parameter testing unit 20 is configured to provide DC parameter test excitation data for the digital to analog converter 10.
  • DC parameter test excitation data is supplied to the digital-to-analog converter 10 by the DC parameter test unit 20 added in the on-chip system chip.
  • the DC parameter testing device can replace the DC parameter test excitation data directly supplied to the digital-to-analog converter by the automatic testing machine, and reduce the on-chip system integrated digital-to-analog converter DC on the automated testing machine. The number of test channels occupied during parameter testing.
  • the DC parameter testing unit 20 includes a test excitation generation counter 201, a data input source selection switch 202, and a data input latch 203;
  • the test excitation generation counter 201 is configured to generate and output a DC parameter test excitation count value
  • test excitation generation counter 201 is a bit width equal to the digital to analog converter. Multi-bit wide counter for bit width.
  • the input signal of the test excitation generating counter 201 includes a reset input signal and a count clock input signal; when the reset input signal is valid, the DC parameter test excitation count value generated by the test excitation generation counter 201 is cleared; when the reset input signal is released, Each time the valid clock input signal is generated, the test excitation generation counter 201 generates a DC parameter test excitation count value that is incremented by a corresponding increment value.
  • the increment value usually takes a value of 1; that is, every time a valid input is generated for the count clock input signal, the DC parameter test excitation count value generated by the test excitation generation counter 201 is automatically incremented by one.
  • the data input source selection switch 202 is configured to send the DC parameter test excitation and the DC parameter test excitation count value generated by the test excitation generation counter 201 to the data input latch 203;
  • the data input source selection switch 202 is a multi-bit two-selection selection switch having a bit width equal to a corresponding bit width of the digital-to-analog converter, and the multi-bit two-selection selection switch includes an input control signal; when the input When the control signal is set to take data from the test device, the output of the data input source selection switch 202 and the test excitation generation counter 201 are connected, and the output of the test excitation generation counter 201 is connected to the input of the data input latch 203; When the input control signal is set to be input from the upper-level functional module of the digital-to-analog converter 10, the data input source selection switch 202 and the output signal of the upper-level functional module of the digital-to-analog converter 10 are connected to each other. The output of the stage function module is coupled to the input of data input latch 203.
  • the data input latch 203 is configured to forward the DC parameter test excitation and the DC parameter test excitation count value by the digital to analog converter 10.
  • the DC parameter testing unit 20 may further include a clock input source selection switch 204;
  • the clock input source selection switch 204 is configured to provide a clock input signal to the digital to analog converter 10.
  • the clock input source selection switch 204 is a 1-bit wide two-selection selection switch, and the 1-bit wide two-selection selection switch includes a clock control signal; when the clock control signal is set as a slave test device When the clock is taken, the clock input source selection switch 204 is turned on with a clock source provided by the test machine; when the clock control signal is set to be input from the upper level function module of the digital to analog converter 10, the clock input The source select switch 204 is in communication with the clock output signal of the upper level functional module of the digital to analog converter 10.
  • Embodiment 2 is a diagrammatic representation of Embodiment 1:
  • the DC parameter testing apparatus of the embodiment of the present invention includes a digital-to-analog converter 31, a data input latch 32, and a data input source selection switch. 33, a clock input source selection switch 34, a test excitation generation counter 35; the input signal of the test excitation generation counter 35 includes a reset input signal 306 and a count clock input signal 307;
  • 308 is the excitation source selection signal
  • 309 is the test mode digital-to-analog converter clock input
  • 310 is the functional mode digital-to-analog converter data excitation input
  • 311 is the test excitation generation counter 35 output signal
  • 312 is The function mode clock input signal
  • 313 is the current output n terminal of the digital to analog converter 31
  • 314 is the current output p terminal of the digital to analog converter 31.
  • the excitation source selection signal 308 is configured to take the excitation by the test device, and at this time, the output of the data input source selection switch 33 and the test excitation generation counter 35.
  • the signal 311 is connected to transmit a DC parameter test excitation to the data input latch 32 to provide digital input data to the digital to analog converter 31.
  • the clock input source selection switch 34 is coupled to the test mode digital to analog converter clock input 309.
  • the test mode digital to analog converter clock input 309 is provided by an automated test machine.
  • test excitation generation counter 35 When the reset input signal 306 in the test excitation generation counter 35 is active, the test excitation generation counter 35 counts the value to be cleared; when the reset input signal 306 of the test excitation generation counter 35 is released, the count clock input signal 307 generates an effective input each time.
  • the count value of the test stimulus generation counter 35 is automatically incremented by one.
  • each count value is passed to the data input terminal of the digital-to-analog converter 31, so that the current output of the digital-to-analog converter 31 is n-end 313 and current.
  • Output p-terminal 314 produces a signal that is compliant with the ramp output.
  • the DC output parameter of the digital-to-analog converter 31 can be obtained after the signal of the ramp output is captured and measured by the automated test machine.
  • the clock frequency of the count clock input signal 307 and the test mode digital-to-analog converter clock input 309 in the test excitation generation counter 35 may be different values, and the frequency relationship may be based on the ramp frequency required for the DC parameter test.
  • the conversion frequency of the digital to analog converter is configured.
  • a digital-to-analog converter for performing DC parameter test is set in the DC parameter testing device, and a DC parameter testing unit for providing DC parameter test excitation data for the digital-to-analog converter is provided.
  • the DC parameter test excitation data is provided to the digital-to-analog converter by adding a DC parameter test unit in the on-chip system chip, thereby effectively implementing the automatic test.
  • the number of test channels occupying the test machine is compressed, and the number of test channels required does not increase with the increase of the bit width of the digital-to-analog converter, which reduces the test cost of the on-chip system chip. Simplify the design complexity of the corresponding test board.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种直流参数测试装置，所述装置设置有为数模转换器（10）提供直流参数测试激励数据的直流参数测试单元（20）；当需要对片上系统集成数模转换器（10）执行直流参数测试时，通过在片上系统芯片中增加的直流参数测试单元（20）来向数模转换器（10）提供直流参数测试激励数据。

Description

一种直流参数测试装置 技术领域
本发明涉及片上系统集成数模转换器可测试性设计领域，尤其涉及一种基于片上系统集成数模转换器的直流参数测试装置。
背景技术
目前，越来越多的片上系统芯片通过集成数模转换器以满足多媒体应用等功能的需求。片上系统芯片上的数模转换器在出厂之前需要在自动化测试机台上进行直流参数测试，以筛选出合格的产品。
对于片上系统芯片集成的数模转换器在自动化测试机台上的直流参数测试，目前传统的测试方法是在进行自动化机台上的直流参数测试时利用芯片内部的多路选择开关将数模转换器的数据输入、时钟等信号从数模转换器的上一级输入模块断开并且连接到芯片的管脚上，然后自动化测试机台为这些管脚分配测试通道，通过这些测试通道将直流参数测试的激励输入到对应的管脚上，再通过测量数模转换器的输出来进行直流参数测试。
然而，这种传统的测试方法需要为数模转换器每一个数据输入位都分配一个测试通道，比如对于一个8位的数模转换器，对应的数据输入占用8个自动换测试机台的测试通道。在自动化测试机台总通道数固定的情况下，占用较多的测试通道会明显降低自动化测试机台在同一时间内测试可以测试芯片的数目，使得自动化测试机台的利用率降低，导致芯片的测试成本较高。尤其是现在随着高清晰度多媒体应用的需求和数模转换器设计水平的提高，片上集成的数模转换器的位宽已经从8位上升到12位、14位甚至更高，这种通道分配引发的测试成本问题就变得越来越突出。
制信号；
当所述输入控制信号设置为从测试装置取数据时，所述数据输入源选择开关和测试激励产生计数器的输出连通，将测试激励产生计数器的输出接到数据输入锁存器的输入端；当所述输入控制信号设置为从数模转换器的上一级功能模块输入时，所述数据输入源选择开关和数模转换器的上一级功能模块的输出信号连通，将上一级功能模块的输出接到数据输入锁存器的输入端。
上述方案中，所述时钟输入源选择开关为一个1位宽的二选一选择开关，所述1位宽的二选一选择开关包括一个时钟控制信号；
当所述时钟控制信号设置为从测试装置取时钟时，所述时钟输入源选择开关与测试机台提供的时钟源接通；当所述时钟控制信号设置为从数模转换器的上一级功能模块输入时，所述时钟输入源选择开关和数模转换器的上一级功能模块的时钟输出信号连通。
本发明实施例所提供的直流参数测试装置，设置有待执行直流参数测试的数模转换器，及为数模转换器提供直流参数测试激励数据的直流参数测试单元。这样，当需要对片上系统集成数模转换器执行直流参数测试时，通过在片上系统芯片中增加的直流参数测试单元来向数模转换器提供直流参数测试激励数据的方式，有效实现在自动化测试机台上进行数模转换器直流参数测试时压缩占用测试机台的测试通道数量，且所需测试通道的数量不随着数模转换器位宽的增加而增加，降低片上系统芯片的测试成本，简化对应测试母板的设计复杂度。
附图说明
图1为本发明实施例直流参数测试装置的组成结构示意图；
图2为本发明实施例所述直流参数测试单元的组成结构示意图；
图3为本发明实施例直流参数测试装置的具体组成结构示意图。
发明内容
有鉴于此，本发明实施例为解决现有技术中存在的问题而提供一种直流参数测试装置。
本发明实施例的技术方案是这样实现的：
本发明实施例提供一种直流参数测试装置，包括：
待执行直流参数测试的数模转换器；
为数模转换器提供直流参数测试激励数据的直流参数测试单元。
上述方案中，所述直流参数测试单元包括：
产生并输出直流参数测试激励计数值的测试激励产生计数器；
将直流参数测试激励和由测试激励产生计数器产生的直流参数测试激励计数值发送至数据输入锁存器的数据输入源选择开关；以及
为数模转换器转发所述直流参数测试激励和直流参数测试激励计数值的数据输入锁存器。
上述方案中，所述直流参数测试单元还包括：
为数模转换器提供时钟输入信号的时钟输入源选择开关。
上述方案中，所述测试激励产生计数器为一个位宽等于数模转换器对应位宽的多位宽计数器。
上述方案中，所述测试激励产生计数器的输入信号包括复位输入信号和计数时钟输入信号；
当复位输入信号有效时，测试激励产生计数器产生的直流参数测试激励计数值清零；当复位输入信号释放后，计数时钟输入信号每产生一次有效输入，测试激励产生计数器产生的直流参数测试激励计数值增加相应的增量值。
上述方案中，所述数据输入源选择开关为一个位宽等于数模转换器对应位宽的多位二选一选择开关，所述多位二选一选择开关包括一个输入控
具体实施方式
在本发明实施例中，当需要对片上系统集成数模转换器执行直流参数测试时，通过在片上系统芯片中增加的直流参数测试单元向数模转换器提供直流参数测试激励数据的方法代替由自动化测试机台直接向数模转换器提供直流参数测试激励数据，减少在自动化测试机台上进行片上系统集成数模转换器直流参数测试时占用的测试通道的数量。
下面结合附图及具体实施例对本发明再作进一步详细的说明。
实施例一
图1为本发明实施例直流参数测试装置的组成结构示意图，如图1所示，所述装置包括待执行直流参数测试的数模转换器10和直流参数测试单元20；其中，
所述直流参数测试单元20，配置为数模转换器10提供直流参数测试激励数据。
具体地，当需要对片上系统集成的数模转换器10执行直流参数测试时，通过在片上系统芯片中增加的直流参数测试单元20向数模转换器10提供直流参数测试激励数据。这样，通过本发明实施例所述直流参数测试装置，能够代替由自动化测试机台直接向数模转换器提供直流参数测试激励数据，减少在自动化测试机台上进行片上系统集成数模转换器直流参数测试时占用的测试通道的数量。
在一实施例中，如图2所示，所述直流参数测试单元20包括测试激励产生计数器201、数据输入源选择开关202和数据输入锁存器203；其中，
所述测试激励产生计数器201，配置产生并输出直流参数测试激励计数值；
这里，所述测试激励产生计数器201为一个位宽等于数模转换器对应 位宽的多位宽计数器。
所述测试激励产生计数器201的输入信号包括复位输入信号和计数时钟输入信号；当复位输入信号有效时，测试激励产生计数器201产生的直流参数测试激励计数值清零；当复位输入信号释放后，计数时钟输入信号每产生一次有效输入，测试激励产生计数器201产生的直流参数测试激励计数值增加相应的增量值。在实际应用中，为了便于统计，所述增量值通常取值为1；即计数时钟输入信号每产生一次有效输入，测试激励产生计数器201产生的直流参数测试激励计数值就自动加1。
所述数据输入源选择开关202，用于将直流参数测试激励和由测试激励产生计数器201产生的直流参数测试激励计数值发送至数据输入锁存器203；
这里，所述数据输入源选择开关202为一个位宽等于数模转换器对应位宽的多位二选一选择开关，所述多位二选一选择开关包括一个输入控制信号；当所述输入控制信号设置为从测试装置取数据时，所述数据输入源选择开关202和测试激励产生计数器201的输出连通，将测试激励产生计数器201的输出接到数据输入锁存器203的输入端；当所述输入控制信号设置为从数模转换器10的上一级功能模块输入时，所述数据输入源选择开关202和数模转换器10的上一级功能模块的输出信号连通，将上一级功能模块的输出接到数据输入锁存器203的输入端。
所述数据输入锁存器203，配置为数模转换器10转发所述直流参数测试激励和直流参数测试激励计数值。
在一实施例中，如图2所示，所述直流参数测试单元20还可以包括时钟输入源选择开关204；其中，
所述时钟输入源选择开关204，配置为数模转换器10提供时钟输入信号。
这里，所述时钟输入源选择开关204为一个1位宽的二选一选择开关，所述1位宽的二选一选择开关包括一个时钟控制信号；当所述时钟控制信号设置为从测试装置取时钟时，所述时钟输入源选择开关204与测试机台提供的时钟源接通；当所述时钟控制信号设置为从数模转换器10的上一级功能模块输入时，所述时钟输入源选择开关204和数模转换器10的上一级功能模块的时钟输出信号连通。
实施例二：
图3为本发明实施例直流参数测试装置的具体组成结构示意图，如图3所示，本发明实施例直流参数测试装置包括数模转换器31、数据输入锁存器32、数据输入源选择开关33、时钟输入源选择开关34、测试激励产生计数器35；所述测试激励产生计数器35的输入信号包括复位输入信号306和计数时钟输入信号307；其中，
在直流参数测试过程中，308为激励源选择信号，309为测试模式数模转换器时钟输入，310为功能模式数模转换器数据激励输入，311为测试激励产生计数器35的输出信号，312为功能模式时钟输入信号，313为数模转换器31的电流输出n端，314为数模转换器31的电流输出p端。
具体地，当在自动化测试机台上进行数模转换器31的直流参数测试时，激励源选择信号308配置为测试装置取激励，此时数据输入源选择开关33和测试激励产生计数器35的输出信号311相连通，将直流参数测试激励发送给数据输入锁存器32，以向数模转换器31提供数字输入数据，时钟输入源选择开关34和测试模式数模转换器时钟输入309相连，所述测试模式数模转换器时钟输入309由自动化测试机台提供。当测试激励产生计数器35中的复位输入信号306有效时，测试激励产生计数器35计数值清零；当测试激励产生计数器35的复位输入信号306释放后，计数时钟输入信号307每产生一次有效输入，测试激励产生计数器35的计数值就会自动加1。在 测试激励产生计数器35的计数值从0增加到最大值的过程中，每一个计数值都会传递给数模转换器31的数据输入端，从而在数模转换器31的电流输出n端313和电流输出p端314制造出符合斜波输出的信号。所述斜波输出的信号被自动化测试机台捕获测量后即可得出数模转换器31的直流参数。其中，所述测试激励产生计数器35中的计数时钟输入信号307和测试模式数模转换器时钟输入309的时钟频率可以是不同的值，其频率关系可以根据直流参数测试时要求的斜波频率和数模转换器的转换频率进行配置。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。
工业实用性
本发明实施例所提供的方案，在直流参数测试装置设置待执行直流参数测试的数模转换器，及为数模转换器提供直流参数测试激励数据的直流参数测试单元。这样，当需要对片上系统集成数模转换器执行直流参数测试时，通过在片上系统芯片中增加的直流参数测试单元来向数模转换器提供直流参数测试激励数据的方式，有效实现在自动化测试机台上进行数模转换器直流参数测试时压缩占用测试机台的测试通道数量，且所需测试通道的数量不随着数模转换器位宽的增加而增加，降低片上系统芯片的测试成本，简化对应测试母板的设计复杂度。

Claims (7)

  1. 一种直流参数测试装置，所述装置包括：
    待执行直流参数测试的数模转换器；
    为数模转换器提供直流参数测试激励数据的直流参数测试单元。
  2. 根据权利要求1所述的装置，其中，所述直流参数测试单元包括：
    产生并输出直流参数测试激励计数值的测试激励产生计数器；
    将直流参数测试激励和由测试激励产生计数器产生的直流参数测试激励计数值发送至数据输入锁存器的数据输入源选择开关；以及
    为数模转换器转发所述直流参数测试激励和直流参数测试激励计数值的数据输入锁存器。
  3. 根据权利要求2所述的装置，其中，所述直流参数测试单元还包括：
    为数模转换器提供时钟输入信号的时钟输入源选择开关。
  4. 根据权利要求2或3所述的装置，其中，所述测试激励产生计数器为一个位宽等于数模转换器对应位宽的多位宽计数器。
  5. 根据权利要求2或3所述的装置，其中，所述测试激励产生计数器的输入信号包括复位输入信号和计数时钟输入信号；
    当复位输入信号有效时，测试激励产生计数器产生的直流参数测试激励计数值清零；当复位输入信号释放后，计数时钟输入信号每产生一次有效输入，测试激励产生计数器产生的直流参数测试激励计数值增加相应的增量值。
  6. 根据权利要求2或3所述的装置，其中，所述数据输入源选择开关为一个位宽等于数模转换器对应位宽的多位二选一选择开关，所述多位二选一选择开关包括一个输入控制信号；
    当所述输入控制信号设置为从测试装置取数据时，所述数据输入源选择开关和测试激励产生计数器的输出连通，将测试激励产生计数器的输出 接到数据输入锁存器的输入端；当所述输入控制信号设置为从数模转换器的上一级功能模块输入时，所述数据输入源选择开关和数模转换器的上一级功能模块的输出信号连通，将上一级功能模块的输出接到数据输入锁存器的输入端。
  7. 根据权利要求3所述的装置，其中，所述时钟输入源选择开关为一个1位宽的二选一选择开关，所述1位宽的二选一选择开关包括一个时钟控制信号；
    当所述时钟控制信号设置为从测试装置取时钟时，所述时钟输入源选择开关与测试机台提供的时钟源接通；当所述时钟控制信号设置为从数模转换器的上一级功能模块输入时，所述时钟输入源选择开关和数模转换器的上一级功能模块的时钟输出信号连通。
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