CN102288895A - 一种δς模数转换器的片上辅助测试系统及其辅助测试方法 - Google Patents

Abstract

本发明涉及一种Δ∑模数转换器的片上辅助测试系统及其辅助测试方法，其特征在于，包括集成在Δ∑模数转换器芯片上的存储器模块、并口转串口模块以及一个控制调度模块；其中，存储器模块的一个数字输出端与并口转串口模块的数字输入端相连，控制调度模块的控制信号输出端分别与存储器模块和控制调度模块的控制信号输入端相连；存储器模块和控制调度模块的控制分别接收Δ∑模数转换器的信号。本发明的辅助测试方法，包括八种辅助测试模式。本发明可以使Δ∑模数转换器在工作时PAD没有测试引入的负载，测试芯片性能时Δ∑模数转换器停止工作，从而使Δ∑模数转换器工作和测试分离，最大限度减小外界测试环境对芯片工作的影响。

Description

一种ΔΣ模数转换器的片上辅助测试系统及其辅助测试方法

技术领域

本发明属于混合信号集成电路设计领域，特别涉及一种Δ∑模数转换器的片上辅助测试系统及其测试方法。 

背景技术

Δ∑(Delta-Sigma)模数转换器是基于过采样和噪声整形技术，以速度换取精度，可以很容易的实现高精度模数转换。Δ∑模数转换器一般由Δ∑调制器和数字抽取滤波器两部分构成。Δ∑模数转换器一般有以下几个重要参数：模数转换器位数N、调制器量化比特数M、过采样率OSR以及采样频率Fs。输入的模拟信号首先经过Δ∑调制器产生M位的调制码，此时数据更新频率为Fs，之后M位的调制码经过数字抽取滤波器变为N位数字码，此时数据更新频率为Fs/OSR，完成N位的模数转换，如图1所示。 

Δ∑模数转换器成本低且易于集成，因此广泛应用于医疗电子以及各类消费电子中的音频解码系统，等等。随着集成电路领域的蓬勃发展使得这些应用正逐步走向片上集成，从而获得更高的性能、更低的功耗和更低的成本。在一些军用以及高端民用的场合，需要高精度的模数转换器，然而高精度模数转换器给设计以及测试都带来了很大的困难。 

传统的Δ∑模数转换器测试系统通常有以下几个部分构成，供电电源、信号发生仪、逻辑分析仪以及个人电脑，如图2所示。供电电源用来给待测芯片提供电压以及电流偏置；信号发生仪用来给待测芯片提供测试信号；逻辑分析仪用来采集待测芯片的数字输出；个人电脑用来分析处理逻辑分析仪采集到的数据。在传统测试方法中，在对待测芯片进行测试时，需要首先将数字电源和逻辑分析仪共地，然后数字输出要直接连在逻辑分析仪采集头。逻辑分析仪在工作过程中会产生很大干扰以及数字输出在PAD(焊盘)环上不停翻转，这些干扰会通过电源和信号线之间的耦合电容耦合到模拟电源上，进而干扰到内部Δ∑模数转换器模拟部分的工作状态，影响Δ∑模数转换器性能。 

发明内容

本发明的目的是为克服已有技术的不足之处，提出一种Δ∑模数转换器的片上辅助测试系统及其辅助测试方法。本发明可以使Δ∑模数转换器在工作时PAD没有测试引入的负载，测试芯片性能时Δ∑模数转换器停止工作，从而使Δ∑模数转换器工作和测试分离，最大限度减小外界测试环境对芯片工作的影响。 

本发明的Δ∑模数转换器的片上辅助测试系统，其特征在于，包括集成在Δ∑模数转换器芯片上的存储器模块、并口转串口模块以及一个控制调度模块；所述的存储器模块用 于储存Δ∑调制器以及Δ∑模数转换器输出的数字码；并口转串口模块，用于将N位并行输出的数字码转为N位串行输出的数字码；控制调度模块，用于产生对各个模块进行调度的控制信号，实现整个片上辅助测试系统；其中，存储器模块的一个数字输出端与并口转串口模块的数字输入端相连，控制调度模块的控制信号输出端分别与存储器模块和控制调度模块的控制信号输入端相连；所述存储器模块的数字输入端和控制调度模块的控制输入端分别接收Δ∑模数转换器的数字码输出信号和状态控制信号，存储器模块的另一个数字输出端与并口转串口模块的数字输出端均作为用于测试的数字信号的输出端口。 

本发明提出的采用上述的片上辅助测试系统的辅助测试方法，包括八种辅助测试模式，分别描述如下： 

测试模式1，为测试在PAD上有数字输出时Δ∑调制器性能；包括接受从Δ∑调制器输出的调制数据以及时钟信号，然后通过Δ∑调制器5位并行输出端口直接输出Δ∑调制器的调制数字码，用于片外逻辑分析仪进行测试； 

测试模式2，为测试数字抽取滤波器性能；包括从外部接受测试数据以及时钟信号，然后通过数字抽取滤波器的24位并行输出端口以及并口转串口模块的24位串行输出端口输出数字码，用于片外逻辑分析仪进行测试； 

测试模式3，为测试在PAD上有数字输出时Δ∑模数转换器性能；包括接受从Δ∑模数转换器输出数字码以及时钟信号，然后通过数字抽取滤波器的24位并行端口输出Δ∑模数转换器的24位数字码，用于片外逻辑分析仪进行测试； 

测试模式4，为测试在PAD上有数字输出时Δ∑模数转换器性能；包括接受从Δ∑模数转换器输出数字码以及时钟信号，然后通过并口转串口模块的24位串行端口输出Δ∑模数转换器的24位数字码，用于片外逻辑分析仪进行测试； 

测试模式5，为存储在PAD上无数字输出时Δ∑调制器的输出码；包括接受从Δ∑调制器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式7，此时PAD上无输出； 

测试模式6，为存储在PAD上无数字输出时Δ∑模数转换器的输出码；包括接受从Δ∑模数转换器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式8，此时PAD上无输出； 

测试模式7，为测试在PAD无输出时Δ∑调制器性能；包括接受从存储器输出的测试模式5的数据，然后把存储器输出的24位并行数据转换为4个5位并行数据从测试系统5位并行输出端口直接输出数字码，用于片外逻辑分析仪进行测试； 

测试模式8，为测试在PAD无输出时Δ∑模数转换器性能；包括接受从存储器输出的测试模式6的数据，然后通过测试系统的24位并行输出端口以及并口转串口模块的24位串行输出端口输出存储器存储的数字码，用于片外逻辑分析仪进行测试。 

本发明的特点及效果： 

由于Δ∑模数转换器对外界测试系统特别敏感，本发明利用在芯片内部集成存储器模 块、并口转串口模块以及控制调度模块，使芯片的工作和对芯片性能测试这两个过程分离开来，一共有多种测试模式，可以同时满足测试Δ∑调制器、Δ∑模数转换器以及内部数字抽取滤波器性能的要求。本发明降低了了Δ∑模数转换器的测试难度，减小了外界环境对Δ∑模数转换器的测试的干扰。 

本发明可以分别单独对Δ∑调制器、Δ∑模数转换器以及内部数字抽取滤波器的性能进行辅助测试。 

附图说明

图1为一般的Δ∑模数转换器的结构图。 

图2为传统Δ∑模数转换器测试系统结构图。 

图3为本发明的片上辅助测试系统结构框图。 

图4为本发明采用的静态随机存储器SRAM实施例示意图。 

图5为本发明采用的并口转串口模块实施例示意图 

图6为本发明采用的多路选择器实施例示意图。 

图7为本发明采用的计数器实施例示意图 

图8为本发明采用的控制调度模块实施例结构框图。 

具体实施方式

本发明提出一种Δ∑模数转换器的片上辅助测试系统及其测试方法结合附图及实施例说明如下： 

本发明的Δ∑模数转换器的片上辅助测试系统，，如图3所示；其特征在于，包括集成在Δ∑模数转换器芯片上的存储器模块、并口转串口模块以及一个控制调度模块；所述的存储器模块用于储存Δ∑调制器或者Δ∑模数转换器的输出数字码(先将输出数字储存在芯片内部，然后等测试时再取出)；并口转串口模块，用于将N位并行输出数字转为N为串行输出数字(可以减小输出PAD)；控制调度模块，用于产生对各个模块进行调度的控制信号，实现整个片上辅助测试；其中，存储器模块的一个数字输出端与并口转串口模块的数字输入端相连，控制调度模块的控制信号输出端分别与存储器模块和控制调度模块的控制信号输入端相连；所述存储器模块的数字输入端和控制调度模块的控制输入端分别接收Δ∑模数转换器的数字码输出信号和状态控制信号，存储器模块的另一个数字输出端与并口转串口模块的数字输出端均作为用于测试的数字信号的输出端口。 

在测试过程中，可以通过改变输入的工作状态码，通过芯片内部的控制调度模块产生控制信号来实现对芯片的不同测试模式。 

本发明针对一个24位5比特量化过采样率为64的Δ∑模数转换器，各模块的具体实施例及功能详细说明如下： 

存储器模块： 

存储器模块可以采用不同的存储器包含但不仅限于静态随机存储器SRAM、动态随机存取存储器DRAM、电子抹除式可复写只读存储器E²PROM以及闪速存储器FLASH等等。本实施例采用UMC180nm工艺线提供的2个8192*24位静态随机存储器SRAM0和SRAM1共同完成对测试数据的储存和读取，如图4所示。 

本实施例的SRAM的端口描述如下：芯片使能信号CEN、读写使能信号WEN、输出使能信号OEN、输入信号线D、地址线A、时钟线CLK以及输出信号线Q。CEN＝‘0’时SRAM工作，CEN＝‘1’SRAM不工作；当CEN＝‘0’、WEN＝‘0’时为写数据，D上的数据存入SRAM的A处；当CEN＝‘0’、WEN＝‘1’时为读数据，若OEN＝‘0’此时A处存储的数据出现在输出信号线Q上，若OEN＝‘1’此时信号线Q处输出为高阻；以上所用动作，都由CLK上升沿触发。 

并口转串口模块： 

并口转串口模块可以采用不同的实现方式，本实施例采用一种冒泡法实现，如图5所示。 

本模块实现N位并行数据转换为N位串行数据输出，本模块时序描述如下：首先N位并行输入就位，串并口模块使能信号ADCOEN置‘0’，在CLK上升沿到来的时候，将N位并行数据存入本模块内部一个N位的寄存器单元，同时输出ADCOEN置‘1’，串口输出始终与N位寄存器单元的最低位相连。在之后N-1个CLK上升沿，完成N-1次右移一位以及N-1次最高位补‘0’，实现了一个N位并行数据到N位串行数据的转换在本实施例中，N为24。 

控制调度模块： 

控制调度模块分别由多个多路选择器和一个状态计数器组成。分别描述如下： 

多路选择器，本实施例中一共有三种多路选择器，分别是2路选择器、3路选择器以及4路选择器，结构如图6所示，3种多路选择器分别有2个、3个和4个输入端，一个输出端，对于2路选择器当控制信号为‘0’时，输出端与‘0’输入端相连，当控制信号为‘1’时，输出端与‘1’输入端相连；对于3路选择器当控制信号为‘00’时，输出端与‘00’输入端相连，当控制信号为‘01’时，输出端与‘01’输入端相连，当控制信号为‘10’时，输出端与‘10’输入端相连；对于4路选择器当控制信号为‘00’时，输出端与‘00’输入端相连，当控制信号为‘01’时，输出端与‘01’输入端相连，当控制信号为‘10’时，输出端与‘10’输入端相连，当控制信号为‘11’时，输出端与‘11’输入端相连； 

状态计数器，本实施例中为一个状态计数器，结构如图7所示，计数器有一个时钟输入端CLK以及一个计数输出端ST，计数器的工作原理为：每检测到一个时钟信号的上升沿，计数器的输出加1。 

控制调度模块通过产生不同的控制信号，通过对多路选择器的选通进而控制信号通路完成多种测试模式。 

本实施例各部件的总体结构如图8，端口定义描述如下： 

端口名称	端口定义	端口名称	端口定义
				D[4:0]	调制器5位调制码输入	DSMOUT[4:0]	5位并行数据输出
DIN[4:0]	测试5位数字码输入	CLKOUT	时钟输出
				CLKO	调制器时钟输入	DSADCOUT[23:0]	24位并行数据输出
CLKIN	测试时钟输入	ADCOUT	串行数据输出
				WORK_ST[2:0]	工作模式控制输入	ADCOEN	串行数据使能信号
RST	置位信号输入

控制码定义分配如下： 

采用上述实施例的片上辅助测试系统的辅助测试方法，一共有八种辅助测试模式，具体实现如下： 

(1)测试模式“000”，测试在PAD上有数字输出时Δ∑调制器性能。此时辅助测试系统从D[4:0]和CLKO接受从Δ∑调制器输出的调制数据以及时钟，然后通过DSMDOUT[4:0]直接输出Δ∑调制器5位调制码，为了测试时同步逻辑分析仪使CLKOUT＝CLKO，时钟频率为Fs，其他端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	调制器5位调制码输入	DSMOUT[4:0]	5位并行数据输出
DIN[4:0]	关断	CLKOUT	CLKO
				CLKO	调制器时钟输入	DSADCOUT[23:0]	全部置‘0’
CLKIN	关断	ADCOUT	‘1’
				WORK_ST[2:0]	“000”	ADCOEN	‘1’
RST	‘0’

此时WORK_ST＝“000”，辅助测试系统内部控制码INS＝“111010000100100000”。 

(2)测试模式“001”，测试Δ∑模数转换器中数字抽取滤波器性能。此时辅助测试系统从DIN，CLKIN引入测试信号以及时钟，然后通过数字抽取滤波器转换为24位数字信号从DSADCOUT[23:0]输出24位并行数据，从ADCOUT输出24位串行数据，在每次 24位串行输时刻需将ADCOEN置‘1’，为了测试时同步逻辑分析仪使CLKOUT＝CLKIN，时钟频率为Fs，其他端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	关断	DSMOUT[4:0]	关断
DIN[4:0]	测试信号输入	CLKOUT	CLKIN
				CLKO	关断	DSADCOUT[23:0]	24位并行输出
CLKIN	测试时钟输入	ADCOUT	24位串行输出
				WORK_ST[2:0]	“001”	ADCOEN	输出串行时刻置‘1’
RST	‘0’

此时WORK_ST＝“001”，辅助测试系统内部控制码INS＝“011101000101010010”。 

(1)测试模式“010”，测试Δ∑模数转换器并行24位输出性能；此时辅助测试系统从D，CLKO引入Δ∑调制器输出信号以及时钟，经过数字抽取滤波器转换为24位数字信号从DSADCOUT[23:0]输出24位并行数据，为了测试时同步逻辑分析仪使CLKOUT为CLKO的64分频，时钟频率为Fs/64，其他端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	调制器5位调制码输入	DSMOUT[4:0]	全部置‘0’
DIN[4:0]	关断	CLKOUT	CLKO/64
				CLKO	调制器时钟输入	DSADCOUT[23:0]	24位并行输出
CLKIN	关断	ADCOUT	‘1’
				WORK_ST[2:0]	“010”	ADCOEN	‘1’
RST	‘0’

此时WORK_ST＝“010”，辅助测试系统内部控制码INS＝“111000000110010110”。 

(2)测试模式“011”，测试Δ∑模数转换器串行24位输出性能；此时辅助测试系统从D，CLKO引入Δ∑调制器输出信号以及时钟，然后经过数字抽取滤波器转换为24位数字信号从ADCOUT输出24位串行数据，在每次24位串行输时刻需将ADCOEN置‘1’，为了测试时同步逻辑分析仪使CLKOUT＝CLKO，时钟频率为Fs，其他端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	调制器5位调制码输入	DSMOUT[4:0]	全部置‘0’
DIN[4:0]	关断	CLKOUT	CLKO
				CLKO	调制器时钟输入	DSADCOUT[23:0]	全部置‘0’
CLKIN	关断	ADCOUT	24位串行输出
				WORK_ST[2:0]	“011”	ADCOEN	输出串行时刻置‘1’
RST	‘0’

此时WORK_ST＝“011”，辅助测试系统内部控制码INS＝“011000000111100010”。 

(1)测试模式“100”，存Δ∑调制器输出的调制码到SRAM中。此时辅助测试系统从D[4:0]和CLKO接受从Δ∑调制器输出的调制数据以及时钟，然后每四个5位数据依次并起来末尾补“0000”凑齐24位后存入SRAM中，所有输出端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	调制器5位调制码输入	DSMOUT[4:0]	全部置‘0’
DIN[4:0]	关断	CLKOUT	‘0’
				CLKO	调制器时钟输入	DSADCOUT[23:0]	全部置‘0’
CLKIN	关断	ADCOUT	‘1’
				WORK_ST[2:0]	“100”	ADCOEN	‘1’
RST	‘0’

此时WORK_ST＝“100”，辅助测试系统内部控制码INS＝“110010000010101010”。 

(2)测试模式“101”，存Δ∑模数转换器输出的24位并行数据到SRAM中。此时辅助测试系统从D[4:0]和CLKO接受从Δ∑调制器输出的调制数据以及时钟，然后5位调制码通过数字抽取滤波器转换为24位后存入SRAM中，所有输出端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	调制器5位调制码输入	DSMOUT[4:0]	全部置‘0’
DIN[4:0]	关断	CLKOUT	‘0’
				CLKO	调制器时钟输入	DSADCOUT[23:0]	全部置‘0’
CLKIN	关断	ADCOUT	‘1’
				WORK_ST[2:0]	“101”	ADCOEN	‘1’
RST	‘0’

此时WORK_ST＝“101”，辅助测试系统内部控制码INS＝“110000000100101010”。 

(1)测试模式“110”，读取SRAM中24位并行数据，测试无数字输出时Δ∑调制器性能。此时辅助测试系统从CLKO接受从Δ∑调制器输出的时钟，读取SRAM中24位数字输出，之后24位数据转换为4个五位并行数据，从DSMOUT[4:0]输出，为了测试时同步逻辑分析仪使CLKOUT＝CLKO，时钟频率为Fs，其他端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	关断	DSMOUT[4:0]	5位并行数据输出
DIN[4:0]	关断	CLKOUT	CLKO
				CLKO	调制器时钟输入	DSADCOUT[23:0]	全部置‘0’
CLKIN	关断	ADCOUT	‘1’
				WORK_ST[2:0]	“110”	ADCOEN	‘1’
RST	‘0’

此时WORK_ST＝“110”，辅助测试系统内部控制码若辅助测试系统内部状态机ST[1:0]＝“00”INS＝“100010011111100001”、ST[1:0]＝“01”INS＝“100010000111100001”、ST[1:0]＝“10”INS＝“100010001111100001”、ST[1:0]＝“11”INS＝“100010010111100001”。 

(2)测试模式“111”，读取SRAM中24位并行数据，测试无数字输出时Δ∑模数转换器性能。此时辅助测试系统从CLKO接受从Δ∑调制器输出的时钟，读取SRAM中24位数字输出分别从DSADCOUT[23:0]输出24位并行数据，从ADCOUT输出24位串行数据，在每次24位串行输时刻需将ADCOEN置‘1’，为了测试时同步逻辑分析仪使CLKOUT＝CLKO，时钟频率为Fs，其他端口置‘0’或者置‘1’。各个端口状态如下表： 

端口名称	端口状态	端口名称	端口状态
				D[4:0]	关断	DSMOUT[4:0]	全部置‘0’
DIN[4:0]	关断	CLKOUT	CLKO
				CLKO	调制器时钟输入	DSADCOUT[23:0]	24位并行输出
CLKIN	关断	ADCOUT	24位串行输出
				WORK_ST[2:0]	“111”	ADCOEN	输出串行时刻置‘1’
RST	‘0’

此时WORK_ST＝“111”，辅助测试系统内部控制码INS＝“000010000110000010”。 

Claims (2)

1.一种Δ∑模数转换器的片上辅助测试系统，其特征在于，包括集成在Δ∑模数转换器芯片上的存储器模块、并口转串口模块以及一个控制调度模块；所述的存储器模块用于储存Δ∑调制器以及Δ∑模数转换器输出的数字码；所述并口转串口模块，用于将N位并行输出的数字码转为N位串行输出的数字码；所述控制调度模块，用于产生对各个模块进行调度的控制信号，实现整个片上辅助测试系统；其中，存储器模块的一个数字输出端与并口转串口模块的数字输入端相连，控制调度模块的控制信号输出端分别与存储器模块和控制调度模块的控制信号输入端相连；所述存储器模块的数字输入端和控制调度模块的控制输入端分别接收Δ∑模数转换器的数字码输出信号和状态控制信号，存储器模块的另一个数字输出端与并口转串口模块的数字输出端均作为用于测试的数字信号的输出端口。

2.一种采用如权利要求1所述系统的辅助测试方法，其特征在，包括八种辅助测试模式：

测试模式1，为测试在PAD上有数字输出时Δ∑调制器性能；包括接受从Δ∑调制器输出的调制数据以及时钟信号，然后通过Δ∑调制器5位并行输出端口直接输出Δ∑调制器的调制数字码，用于片外逻辑分析仪进行测试；

测试模式2，为测试数字抽取滤波器性能；包括从外部接受测试数据以及时钟信号，然后通过数字抽取滤波器的24位并行输出端口以及并口转串口模块的24位串行输出端口输出数字码，用于片外逻辑分析仪进行测试；

测试模式3，为测试在PAD上有数字输出时Δ∑模数转换器性能；包括接受从Δ∑模数转换器输出数字码以及时钟信号，然后通过数字抽取滤波器的24位并行端口输出Δ∑模数转换器的24位数字码，用于片外逻辑分析仪进行测试；

测试模式4，为测试在PAD上有数字输出时Δ∑模数转换器性能；包括接受从Δ∑模数转换器输出数字码以及时钟信号，然后通过并口转串口模块的24位串行端口输出Δ∑模数转换器的24位数字码，用于片外逻辑分析仪进行测试；

测试模式5，为存储在PAD上无数字输出时Δ∑调制器的输出码；包括接受从Δ∑调制器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式7，此时PAD上无输出；

测试模式6，为存储在PAD上无数字输出时Δ∑模数转换器的输出码；包括接受从Δ∑模数转换器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式8，此时PAD上无输出；

测试模式7，为测试在PAD无输出时Δ∑调制器性能；包括接受从存储器输出的测试模式5的数据，然后把存储器输出的24位并行数据转换为4个5位并行数据从测试系统5位并行输出端口直接输出数字码，用于片外逻辑分析仪进行测试；

测试模式8，为测试在PAD无输出时Δ∑模数转换器性能；包括接受从存储器输出的测试模式6的数据，然后通过测试系统的24位并行输出端口以及并口转串口模块的24位串行输出端口输出存储器存储的数字码，用于片外逻辑分析仪进行测试。

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