CN102968513B - 一种基于fpga的高速数字信号采集与分析方法 - Google Patents

一种基于fpga的高速数字信号采集与分析方法 Download PDF

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Abstract

本发明公开了一种基于FPGA的高速数字信号采集与分析方法。在低速时钟下，使高速信号在一个采样周期内依次通过n个级联的延时单元（n小于采样周期T除以延时时间 t），并用D触发器存储通过每个延时单元后的信号，以采集与分析高速信号。该设计方法，本发明用通过FPGA编程，使低速数字电路实现了高速数字信号的采集与分析，降低了成本，简化了电路设计，具有很高的性价比。

Description

一种基于FPGA的高速数字信号采集与分析方法
技术领域
 本发明属于一种信号采集与分析方法，特别是一种基于FPGA的高速数字信号采集与分析方法。
背景技术
 数字信号采集技术是以一定的时钟频率采集数字电平信号的技术，广泛应用于国防、航天、遥感、通信等诸多领域。高性能的信号采集系统，例如有逻辑分析仪等，具有造价昂贵、灵活性差的特性，使其应用范围受到限制。
现有技术中，常用的高速数字信号采集方法是采用高速数字信号采集回放卡，其数字信号采集需要使用大量ADC芯片，成本较高，实现复杂。
发明内容
本发明的目的是为了克服现有方法的不足之处，提出一种在低速时钟下对高速数字信号进行采集与分析的方法，通过FPGA设计电路使高速数字信号在时钟周期内进行多次延时后存储并输出，使得低速时钟实现高采样率成为可能。
为达到上述目的，本发明的实现方案是：一种基于FPGA的高速数字信号采集与分析方法，其实现电路由多级延时抽头器、多级接收存储器及信号分析电路三部分组成，所述方法包括以下步骤：
步骤一，高速数字信号进入多级延时抽头器输出多级延时的信号；
步骤二，各级延时信号分别对应输入多级接收存储器的D触发器，在下一个时钟到来时将当前输入D触发器的信号进行存储并输出，由此实现一个时钟的信号采集；
步骤三，将采集到的数字信号传入分析电路进行分析，并继续下个时钟周期的数字信号的采集。
所述的多级延时抽头器由多个串联的延时单元组成，每个延时单元的输出端分出一路作为多级延时抽头器的输出端。
所述的多级接收存储器由多个D触发器组成，每个D触发器的输入端都与一个延时单元的输出端相连，数量与延时单元相同。
 所述的延时单元可由FPGA内部的查找表实现，经过查找表后实现延时。
所述的D触发器为FPGA内部的基本单元，并由同一时钟及同一复位进行控制。
所述的信号分析电路的输入端与多级接收存储器的输出端相连，用以处理采集到的数字信号。
本发明具有的有益效果是：和通常所采用的信号采集与分析方法不同，本发明提供的方法无需使用大量ADC，仅使用FPGA即可实现对高速信号的采样，与其它信号高速信号采样方法相比，成本大大降低，且具有采样精度高，设计易实现及灵活度高等优点。
下面结合附图和具体实施方式对本发明做进一步的详细说明。
附图说明
图1为本发明本高速数字信号采集与分析方法的实现结构示意图。
  图2为本发明本高速数字信号采集与分析方法的实现具体结构图。
  图3为本发明基本延时单元示意图。
  图4为本发明D触发器示意图。
  图5为本发明时钟周期内信号的延时采样示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明确，以下参照附图对本发明进一步详细说明。
本发明提供了一种基于FPGA的高速数字信号采集与分析方法，其实现结构由多级延时抽头器、多级接收存储器和信号分析电路组成，多级延时抽头器的输出端与多级接收存储器的输入端相连，信号分析电路的输入端与多级接收存储器的输出端相连，用以处理采集到的数字信号。具体结构由图1所示。
其中多级延时抽头器由n个(n小于采样周期T除以延时时间                                                t)延时单元串联而成，用于使信号在一个时钟周期内产生多级延时；多级接收存储器由多个D触发器组成，用于接收并输出各级延时后所产生的信号，数量与延时单元相同，每个延时单元的输出端分出一路与D触发器的输入端相连，如图2所示。
下面对各部分结构进行详细介绍：
延时单元，如图3所示，由FPGA内部的查找表实现，对A0、A1、A2端输入为0，信号从A3端输入，经过查找表后延时，从O端输出。信号经过查找表后延时最小延时时间，以实现一级延时效果，多个延时单元串联便可实现多级延时。不同型号的FPGA芯片，最小延时时间略有差异。
D触发器，如图4所示，为FPGA内部基本单元，其中输入端D与延时单元的输出端相连，时钟端CLK接同一时钟信号，复位键统一连接。当一个时钟上升沿到来时，D触发器便将当前输入的信号进行存储并输出，以实现对信号的采集。
通过布局布线约束技术，把所使用的查找表和D触发器排列在FPGA内部相邻的位置，以实现延时可控。
信号延时采样原理，如图5所示。信号通过一个延时单元产生延时为t，时钟周期为T，n为延时单元个数，则信号最长延时时间t*n应小于时钟周期T，即n应取小于T/t的正整数。
经实验，当系统采样频率为100MHz，延时单元延时为0.1ns时，则时钟周期T为10ns，延时单元n应小于10/0.1=100。选取n为99，可在一个时钟周期内采集99个信号，采样频率等效于原来的99倍接近10GHz，可精确采样高速信号。

Claims (4)

1.一种基于FPGA的高速数字信号采集与分析方法，其特征在于，其实现电路由多级延时抽头器、多级接收存储器及信号分析电路三部分组成，所述方法包括以下步骤：
步骤一，高速数字信号进入多级延时抽头器输出多级延时的信号，所述的多级延时抽头器由多个串联的延时单元组成，每个延时单元的输出端分出一路作为多级延时抽头器的输出端，延时单元由FPGA内部的查找表实现，经过查找表后实现延时；
步骤二，各级延时信号分别对应输入多级接收存储器的D触发器，在下一个时钟到来时将当前输入D触发器的信号进行存储并输出，由此实现一个时钟的信号采集；
步骤三，将采集到的数字信号传入信号分析电路进行分析，并继续下个时钟周期的数字信号的采集。
2.根据权利要求1所述的基于FPGA的高速数字信号采集与分析方法，其特征在于，步骤二中所述的多级接收存储器由多个D触发器组成，每个D触发器的输入端都与一个延时单元的输出端相连，数量与延时单元相同。
3.根据权利要求1所述的基于FPGA的高速数字信号采集与分析方法，其特征在于，所述的D触发器为FPGA内部的基本单元，并由同一时钟及同一复位进行控制。
4.根据权利要求1所述的基于FPGA的高速数字信号采集与分析方法，其特征在于，步骤三中所述的信号分析电路的输入端与多级接收存储器的输出端相连，用以处理采集到的数字信号。
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