CN107306137A - 一种高速采样器 - Google Patents

Abstract

本发明提供了一种高速采样器，通过信号输入模块接入信号数据，并经n个通道将所述接入的信号数据分别传输到n个延时矩阵模块中，每一个所述延时矩阵模块对所述信号数据进行延时，并获得多个延时数据，再由连接在每一个所述延时矩阵模块上的同步模块对所述多个延时数据进行高速同步采样，实现了仅利用单个系统时钟对延时后的多个数据进行同步采样，并获得多个采样数据的过程，获得的多个采样数据能够等效于同时利用多个时钟在不同相位下同时进行采样时获得的采样数据量，进而解决了现有技术中因采用多时钟相位采样方法却受到芯片工艺、锁相环精度、输出时钟通道数量、布线资源等因素限制，造成采样率很难突破4GSa/s的问题。

Description

一种高速采样器

技术领域

本发明涉及高速采样领域，更具体的说，是涉及一种高速采样器。

背景技术

采样率是评判逻辑分析仪性能优劣的重要指标之一，它直接体现了逻辑分析仪抓取信号的能力，采样率越高意味着时序分析分辨率越高。

目前，国内逻辑分析仪的高速采样主要采用多时钟相位采样方法，需要多个不同相位的时钟才能实现高速采样，但由于受到芯片工艺、锁相环精度、输出时钟通道数量、布线资源等因素限制，造成采样频率很难突破4GSa/s。

发明内容

有鉴于此，本发明提供了一种高速采样器，用以提高采样频率，进而弥补国产逻辑分析仪的采样频率难以超过4GSa/s的空白。

为实现上述目的，本发明提供如下技术方案：

一种高速采样器，包括：

信号输入模块，用于接入信号数据，并通过n个通道传输所述信号数据；

n个分别与所述信号输入模块相连的延时矩阵模块，其中，每一个所述延时矩阵模块用于接收一个通道传输的信号数据，对所述信号数据进行延时，获得多个延时数据；

连接在每一个所述延时矩阵模块上的同步模块，所述同步模块用于接收连接的所述延时矩阵模块获得的多个延时数据，对所述多个延时数据进行高速同步采样，获得采样数据；

与所述同步模块连接的整合输出模块，用于接收到n个通道传输来的所述采样数据时，整合并输出第一信号数据，其中，所述第一信号数据为整合n个通道传输来的所述采样数据的数据；

其中，n为正整数。

优选地，所述延时矩阵模块包括：

K个并行连接的列延时单元，所述K为正整数；

每一个所述列延时单元，用于对接收一个通道传输的所述信号数据进行延时，获得多个延时数据。

优选地，所述列延时单元包括：

输入延时单元和L个逻辑延时单元，所述L为正整数；其中：

所述输入延时单元与第一个所述逻辑延时单元连接，用于控制所述信号数据到达第一个所述逻辑延时单元的时间，其中，所述时间为Tdelay；

所述逻辑延时单元，用于依据延时值，对所述信号数据进行相移延时，所述逻辑延时单元的延时值为Tlogic，其中，L个所述逻辑延时单元串行连接；

所述输入延时单元与L个所述逻辑延时单元构成一个延时链，所述信号数据经过所述延时链时，所述输入延时单元与第一个所述逻辑延时单元的连接端、相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端均为输出抽头，其中，在所述相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端作为的输出抽头处，输出经所述逻辑延时单元延时后的延时数据。

优选地，所述k个并行连接的列延时单元中，

一个当前级列延时单元的输入延时单元的延时时间与一个后级列延时单元的输入延时单元的延时时间存在时间差，所述时间差满足条件：

其中，Tdelay1为当前级列延时单元中输入延时单元的延时时间，Tdelay2为后级列延时单元中输入延时单元的延时时间，Tlogic为k个并行连接的列延时单元内所有的所述逻辑延时单元中每一个的延时值，K为并行连接的列延时单元个数，k为正整数，且k大于等于2。

优选地，所述逻辑延时单元，具体用于：

在所述逻辑延时单元的延时值Tlogic满足条件时，对所述信号数据进行相移延时，所述条件为：

其中，Tlogic为逻辑延时单元的延时值，Tsystem为系统时钟周期，j为列延时单元的延时链输出抽头的级数，且j为正整数。

优选地，在所述同步模块对所述多个延时数据进行高速同步采样，并获得采样数据时，所述同步模块，具体用于：

采集多个延时数据在上升沿时刻的值，作为采样数据。

优选地，在所述同步模块采集多个延时数据在上升沿时刻的值时，所述同步模块，具体用于：

依据采样频率采集多个延时数据在上升沿时刻的值，所述采样频率为：

其中，所述K为并行连接的列延时单元个数，且k为正整数，j为列延时单元的延时链输出抽头的级数，Tsystem为系统时钟周期。

经由上述的技术方案可知，与现有技术相比，本发明提供了一种高速采样器，通过信号输入模块接入信号数据，并经n个通道将所述接入的信号数+据分别传输到n个延时矩阵模块中，每一个所述延时矩阵模块对所述信号数据进行延时，并获得多个延时数据，再由连接在每一个所述延时矩阵模块上的同步模块对所述多个延时数据进行高速同步采样，实现了仅利用单个系统时钟对延时后的多个数据进行同步采样，并获得多个采样数据的过程，所述获得的多个采样数据能够等效于同时利用多个时钟在不同相位下同时进行采样时获得的采样数据量，因此减少了采样时钟的数量与输出通道，进而也解决了现有技术中因采用多时钟相位采样方法却受到芯片工艺、锁相环精度、

布线资源等因素限制，造成采样率很难突破4GSa/s的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种高速采样器的结构示意图；

图2为本发明实施例提供的一种延时矩阵模块的结构示意图；

图3为本发明实施例提供的一种列延时单元的结构示意图；

图4为本发明实施例提供的又一种延时矩阵模块的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种高速采样器的结构示意图，请参见附图1，所述采样器包括：

信号输入模块101，用于接入信号数据，并通过n个通道传输所述信号数据。

n个分别与所述信号输入模块101相连的延时矩阵模块，其中，每一个所述延时矩阵模块102，用于接收一个通道传输的信号数据，对所述信号数据进行延时，获得多个延时数据；

具体的，n个分别与所述信号输入模块101相连的延时矩阵模块相互之间互不影响；其中，每一个所述延时矩阵模块102在接收一个通道传输的信号数据后，对所述信号数据进行物理延时，并获得多个延时数据。

连接在每一个所述延时矩阵模块102上的同步模块103，所述同步模块103用于接收连接的所述延时矩阵模块102获得的多个延时数据，对所述多个延时数据进行高速同步采样，获得采样数据；

具体的，所述高速采样器中包含n个同步模块，每个同步模块103之间互不影响，且连接在每一个所述延时矩阵模块102上的同步模块103对接收到的多个延时数据进行同步采样，进而等效于所述信号数据在多个时钟相位上同时采样，提高了采样频率。

与所述同步模块连接的整合输出模块104，用于接收到n个通道传输来的所述采样数据时，整合并输出第一信号数据，其中，所述第一信号数据为整合n个通道传输来的所述采样数据的数据；

具体的，分别与n个所述同步模块连接的所述整合输出模块104，在接收到从n个所述同步模块经过n个通道分别传输来的所述采样数据后，先对所述采样数据进行重新排序，再将所述排序后得到的采样数据整合成第一信号数据，并输出所述第一信号数据以供存储。

其中，n为正整数。

本发明实施例公开的高速采样器中，所述信号输入模块101接入信号数据，并通过n个通道分发到n个分别与所述信号输入模块101相连的延时矩阵模块中，每一个所述延时矩阵模块102将接收到的所述信号数据进行延时，获得多个延时数据，之后，连接在每一个所述延时矩阵模块102上的同步模块103对所述接收的多个延时数据进行同步采样，并获得采样数据，所述整合输出模块104则在接收到从n个所述同步模块经过n个通道分别传输来的所述采样数据后，整合并输出第一信号数据，进而能够等效成多个时钟相位进行同时采样，减少了输出时钟的通道数量及布线条数，提高了采样频率，并弥补了国产逻辑分析仪的采样频率很难突破4GSa/s的空白。

可选地，请参阅附图2中公开的延时矩阵模块，每一个所述延时矩阵模块102包括：

K个并行连接的列延时单元，所述K为正整数；

其中，每一个所述列延时单元201，用于对接收一个通道传输来的所述信号数据进行延时，获得多个延时数据；

具体的，所述K个并行连接的列延时单元在同时分别接收到由一个通道传输来的信号数据后，分别对所述信号数据进行同时的物理延时，使每一个所述列延时单元201能够获得多个延时数据。

本发明实施例公开的高速采样器中，通过K个并行连接的列延时单元对分别接收到的由一个通道传输来的信号数据进行同时延时，并获得多个延时数据，再经由一个所述同步模块103对所述延时数据进行同步采样，进而等效于对所述信号数据进行相移延时，以实现高速采样。

可选地，请参阅附图3中公开的列延时单元，每一个所述列延时单元201包括：

输入延时单元301和L个逻辑延时单元，所述L为正整数；

所述输入延时单元301与第一个所述逻辑延时单元连接，用于控制所述信号数据到达第一个所述逻辑延时单元的时间，其中，所述时间为Tdelay；

具体的，所述输入延时单元301由器件的I/O延时线构成，其中，所述器件可以为FPGA。

每一个所述逻辑延时单元302，用于依据延时值，对所述信号数据进行相移延时，所述逻辑延时单元的延时值为Tlogic，其中，L个所述逻辑延时单元串行连接；

具体的，在所述输入延时单元301与第一个所述逻辑延时单元的一侧连接时，第一个所述逻辑延时单元的另一侧与第二个所述逻辑延时单元的一侧连接，直到与最后一个所述逻辑延时单元的一侧连接为止；

其次，所述L个逻辑延时单元由器件的组合逻辑和布线资源构成，并根据器件工艺特性可将所述逻辑延时单元的延时值Tlogic控制为固定的一个值，且所述值的单位通常为皮秒级，其中，所述器件可以为FPGA。

所述输入延时单元301与L个所述逻辑延时单元构成延时链，所述信号数据经过所述延时链时，所述输入延时单元301与第一个所述逻辑延时单元的连接端、相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端均为输出抽头，其中，在所述相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端作为的输出抽头处，输出经所述逻辑延时单元延时后的延时数据；

具体的，在每一个所述列延时单元201接收到由一个通道传输来的信号数据时，所述信号数据经所述列延时单元201中的输入延时单元301传输到第一个所述逻辑延时单元，并在经过第一个所述逻辑延时单元后，传输到第二个所述逻辑延时单元之前，所述信号数据进行Tlogic延时后抽头输出，输出的数据则作为一个延时数据，之后，所述信号数据通过第二个所述逻辑延时单元继续传输，直到传输到最后一个所述逻辑延时单元为止，此时，所述信号数据已经过j级抽头输出，获得了j-1个延时数据，且相邻的两个所述延时数据之间相差的延时时间为Tlogic，所述j为列延时单元的延时链输出抽头的级数，且j为正整数；

其次，为了使在同一相位下获得的多个延时数据能够同时被所述同步模块103进行全部采样，且保证数据相位稳定，需要在所述逻辑延时单元的延时值Tlogic满足条件：

时，再对所述信号数据进行相移延时，其中，Tlogic为逻辑延时单元的延时值，Tsystem为系统时钟周期，j为列延时单元的延时链输出抽头的级数，且j为正整数。

本发明实施例公开的高速采样器中，在所述逻辑延时单元的延时值Tlogic满足条件：时，K个并行连接的列延时单元分别接收由一个通道传输来的信号数据，之后，每一个所述列延时单元201通过各自所述延时链中的所述输入延时单元301和L个所述逻辑延时单元对所述信号数据进行串行传输，并在所述相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端作为的输出抽头处，输出经所述逻辑延时单元延时Tlogic后的多个延时数据，进而使得在同一相位下提供了多个以供采样的延时数据，降低了芯片工艺及输出时钟通道数量等因素的限制，最终实现采样频率的提高。

本发明实施例还公开了一种高速采样器的结构示意图，同样参见附图1，所述采样器包括：

信号输入模块101，n个分别与所述信号输入模块101相连的延时矩阵模块，连接在每一个所述延时矩阵模块102上的同步模块103以及与n个所述同步模块连接的整合输出模块104；

其中，每一个所述延时矩阵模块102中包括K个并行连接的列延时单元，所述K为正整数，且大于等于2，每一个所述列延时单元包括输入延时单元和L个逻辑延时单元，所述L为正整数；

具体的，在一个所述延时矩阵102中至少有2个并行连接的列延时单元时，由于受器件工艺限制，所述逻辑延时单元的延时值Tlogic可能达不到最小延时要求，进而使得K个并行连接的列延时单元对所述信号数据在同一相位下进行了重复性的相移延时，使在不同相位下获得的所述延时数据的数量减少，从而无法实现预期需要等效的时钟相位数量，最终难以实现采样频率的提高，因而，在K个并行连接的列延时单元中，将相邻两个并行连接的列延时单元之间，位置排在前一个的所述列延时单元定为当前级列延时单元，如R1，位置排在所述当前级列延时单元后一个的所述列延时单元定为后级列延时单元，如R2，而一个当前级列延时单元的输入延时单元的延时时间与一个后级列延时单元的输入延时单元的延时时间存在时间差，所述时间差在满足条件：

时，通过所述当前级列延时单元的输入延时单元与后级列延时单元的输入延时单元分别控制所述信号数据到达各自的逻辑延时单元的延时时间，进而能够获得多时钟相位下的多个延时数据，其中Tdelay1为当前级列延时单元中输入延时单元的延时时间，Tdelay2为后级列延时单元中输入延时单元的延时时间，Tlogic为k个并行连接的列延时单元内所有的所述逻辑延时单元中每一个的延时值，K为并行连接的列延时单元个数，k为正整数，且k大于等于2。

一个所述同步模块103，用于接收连接的一个所述延时矩阵模块102获得的多个延时数据，并对所述多个延时数据进行高速同步采样，获得采样数据；

具体的，所述同步模块103在接收到所述多个延时数据时，采集多个延时数据在时钟上升沿时刻的值，作为采样数据。

其次，由于所述高速采样器自身的组成结构，导致所述信号数据在经过一个所述同步模块103时，得到的采样数据等同于所述同步模块103依据采样频率采集多个延时数据在上升沿时刻的值。

本发明实施例公开的高速采样器中，通过在所述延时矩阵中的K个并行连接的列延时单元中设置相邻的两个所述列延时单元中的输入延时单元的时间差实现错位拼接时，采集多个延时数据在时钟上升沿时刻的值，作为采样数据，进而使得所述采样器采样得到的数据的采样频率能够达到并采用较少的输出时钟的通道数量实现了高速采样的目的。

下面结合附图4对本发明实施例的技术方案涉及的一些可能的应用场景进行举例介绍。图4为本发明实施例公开的又一种高速采样器中延时矩阵模块的结构示意图。

如图4举例所示，在高速采样器中，一个所述延时矩阵模块102中由2个并行连接的列延时单元组成，分别为R1和R2，且每个列延时单元中包含一个输入延时单元和4个逻辑延时单元，当从所述信号输入模块101中接收到一个通道传输来的信号数据时，所述延时矩阵模块102将所述信号数据同时传输到所述并行连接的列延时单元R1和R2中，之后所述列延时单元R1和R2通过自身构成的延时链中的输入延时单元4011和4021将所述信号数据分别传输到各自的逻辑延时单元，并由各自的所述逻辑延时单元按照连接顺序依次串行传输所述信号数据直到最后一个所述逻辑延时单元和为止。

其中，在所述并行连接的列延时单元R1中，所述信号数据在所述输入延时单元4011与第一个所述逻辑延时单元4012之间的连接端、所述逻辑延时单元4012与所述逻辑延时单元4013之间的连接端、所述逻辑延时单元4013与所述逻辑延时单元4014之间的连接端、所述逻辑延时单元4014与所述逻辑延时单元4015之间的连接端以及最后一个所述逻辑延时单元4015之后均进行Tlogic延时后抽头输出，以获得多个所述延时数据。

同时，所述列延时单元R2中的所述信号数据传输过程中获得多个所述延时数据的过程与所述列延时单元R1中获得多个所述延时数据的过程一致，进而得到所述列延时单元R1的延时数据1、3、5、7、9和所述列延时单元R2的延时数据2、4、6、8、10，之后，将获得的所述多个延时数据传输到与所述延时矩阵模块102连接的所述同步模块103，进行高速同步采样，获得采样数据1、3、5、7、9、2、4、6、8、10，并将所述采样数据经一个通道传输到整合输出模块104，由所述整合输出模块104对所述采样数据1、3、5、7、9、2、4、6、8、10进行重新排序，获得排序后的数据：1、2、3、4、5、6、7、8、9、10，并与其他同步模块传输来的经重新排序后的采样数据整合，再输出以供存储，此时高速采样器采样得到的采样数据就等效于依据采样频率：

进行采样后的结果，进而提高了采样频率。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种高速采样器，其特征在于，包括：

信号输入模块，用于接入信号数据，并通过n个通道传输所述信号数据；

n个分别与所述信号输入模块相连的延时矩阵模块，其中，每一个所述延时矩阵模块用于接收一个通道传输的信号数据，对所述信号数据进行延时，获得多个延时数据；

连接在每一个所述延时矩阵模块上的同步模块，所述同步模块用于接收连接的所述延时矩阵模块获得的多个延时数据，对所述多个延时数据进行高速同步采样，获得采样数据；

与所述同步模块连接的整合输出模块，用于接收到n个通道传输来的所述采样数据时，整合并输出第一信号数据，其中，所述第一信号数据为整合n个通道传输来的所述采样数据的数据；

其中，n为正整数。

2.根据权利要求1所述的采样器，其特征在于，所述延时矩阵模块包括：

K个并行连接的列延时单元，所述K为正整数；

每一个所述列延时单元，用于对接收一个通道传输的所述信号数据进行延时，获得多个延时数据。

3.根据权利要求2所述的采样器，其特征在于，所述列延时单元包括：

输入延时单元和L个逻辑延时单元，所述L为正整数；其中：

所述输入延时单元与第一个所述逻辑延时单元连接，用于控制所述信号数据到达第一个所述逻辑延时单元的时间，其中，所述时间为Tdelay；

所述逻辑延时单元，用于依据延时值，对所述信号数据进行相移延时，所述逻辑延时单元的延时值为Tlogic，其中，L个所述逻辑延时单元串行连接；

所述输入延时单元与L个所述逻辑延时单元构成一个延时链，所述信号数据经过所述延时链时，所述输入延时单元与第一个所述逻辑延时单元的连接端、相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端均为输出抽头，其中，在所述相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端作为的输出抽头处，输出经所述逻辑延时单元延时后的延时数据。

4.根据权利要求3所述的采样器，其特征在于，所述k个并行连接的列延时单元中，

一个当前级列延时单元的输入延时单元的延时时间与一个后级列延时单元的输入延时单元的延时时间存在时间差，所述时间差满足条件：

<mrow> <mi>T</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> <mn>2</mn> <mo>-</mo> <mi>T</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> <mn>1</mn> <mo>=</mo> <mfrac> <mrow> <mi>T</mi> <mi>l</mi> <mi>o</mi> <mi>g</mi> <mi>i</mi> <mi>c</mi> </mrow> <mi>k</mi> </mfrac> </mrow>

其中，Tdelay1为当前级列延时单元中输入延时单元的延时时间，Tdelay2为后级列延时单元中输入延时单元的延时时间，Tlogic为k个并行连接的列延时单元内所有的所述逻辑延时单元中每一个的延时值，K为并行连接的列延时单元个数，k为正整数，且k大于等于2。

5.根据权利要求3所述的采样器，其特征在于，所述逻辑延时单元，具体用于：

在所述逻辑延时单元的延时值Tlogic满足条件时，对所述信号数据进行相移延时，所述条件为：

<mrow> <mi>T</mi> <mi>l</mi> <mi>o</mi> <mi>g</mi> <mi>i</mi> <mi>c</mi> <mo>=</mo> <mfrac> <mrow> <mi>T</mi> <mi>s</mi> <mi>y</mi> <mi>s</mi> <mi>t</mi> <mi>e</mi> <mi>m</mi> </mrow> <mi>j</mi> </mfrac> </mrow> 1

其中，Tlogic为逻辑延时单元的延时值，Tsystem为系统时钟周期，j为列延时单元的延时链输出抽头的级数，且j为正整数。

6.根据权利要求1所述的采样器，其特征在于，在所述同步模块对所述多个延时数据进行高速同步采样，并获得采样数据时，所述同步模块，具体用于：

采集多个延时数据在上升沿时刻的值，作为采样数据。

7.根据权利要求6所述的采样器，其特征在于，在所述同步模块采集多个延时数据在上升沿时刻的值时，所述同步模块，具体用于：

依据采样频率采集多个延时数据在上升沿时刻的值，所述采样频率为：

<mrow> <mi>F</mi> <mi>s</mi> <mi>a</mi> <mi>p</mi> <mi>m</mi> <mi>l</mi> <mi>e</mi> <mo>=</mo> <mrow> <mo>(</mo> <mi>k</mi> <mo>&amp;times;</mo> <mi>j</mi> <mo>)</mo> </mrow> <mo>&amp;times;</mo> <mfrac> <mn>1</mn> <mrow> <mi>T</mi> <mi>s</mi> <mi>y</mi> <mi>s</mi> <mi>t</mi> <mi>e</mi> <mi>m</mi> </mrow> </mfrac> </mrow>

其中，所述K为并行连接的列延时单元个数，且k为正整数，j为列延时单元的延时链输出抽头的级数，Tsystem为系统时钟周期。