CN105493062A - 可配置的时钟树 - Google Patents

Abstract

描述了促成特别是电子装置内的两个设备之间的数据传输的系统、方法和装置。可配置的时钟树包括延迟矩阵，该延迟矩阵可被配置成使得用于多个数据通道中的每一个数据通道的时钟的每个定时能够被优化以达成最小偏斜。基时钟信号的不同版本的之间的选择以及可用于所选择版本的不同路径可以提供用于在通信链路上传送数据的根时钟。一个或多个时钟信号的这些版本可以包括第一时钟信号的三个版本。第一时钟信号的每个版本可以经受相对于时钟信号的不同延迟。

Description

可配置的时钟树

相关申请的交叉引用

本专利申请要求2013年8月30日提交的题为“可配置的时钟树”的临时申请No.61/872,574，以及2014年8月18日提交的题为“可配置的时钟树”的非临时申请No.14/462,327的优先权，其被转让予本申请受让人并且通过援引被明确纳入于此。

技术领域

至少一个方面一般涉及高速数据通信接口，更具体地，涉及多通道数据链路中的时钟偏斜的管理。

背景

数据通信链路被频繁地用于连接电子装备中的组件、设备和电路。遵循或者兼容工业标准的某些通信链路被使用，并且电子装备以及构成组件、设备和电路的制造商必须满足时钟和数据信号的规定定时，特别是对于连接到数据通信链路的一个或多个组件的设计和操作具有甚少或没有控制权的制造商而言。例如，移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。在一个示例中，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可以为互连移动设备的某些组件(包括移动设备内的应用处理器和显示器之间的连接)定义标准。一些显示器提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。

所传送的数据与用于发送和接收所传送的数据的传送和接收时钟之间的关系是特别重要的。发射机一般被设计成将不同数据信号的边沿之间以及数据和时钟信号之间的偏斜最小化。接收机在上升沿、下降沿或者相继边沿之间采样数据。定时偏斜可能减小可用于可靠数据捕捉的定时窗口。随着通信速度的增加，数据信号之间、时钟信号之间以及时钟和数据信号之间的偏斜可能限制数据传输速率。

概述

本文所公开的某些实施例采用了能够配置、最小化或者以其他方式优化通信链路上传送的时钟信号和/或数据信号之间的时钟偏斜的可配置时钟树。该可配置时钟树可包括能够被配置成提供多个时钟通道的延迟矩阵。该可配置时钟树可以在由数据通信链路通信地耦合到电子装置中的一个或多个其他集成电路(IC)设备的IC设备中提供。

在本公开的各方面，一种用于数据通信的方法包括在一个或多个时钟信号的诸版本之间选择作为第一通道的第一级延迟元件的输出，将该第一通道的第一级延迟元件的输出提供给第二和第三通道的第二级延迟元件，以及通过在该第一通道的第一级延迟元件的输出与该第二和第三通道的第一级延迟元件的输出之间进行选择来提供用以控制通信链路上的数据传输的根时钟。该一个或多个时钟信号的诸版本可以包括第一时钟信号的至少两个版本。第一时钟信号的每个版本可以经受相对于第一时钟信号的不同延迟。

在本公开的一方面，该第一通道可以具有匹配通信链路的一个或多个数据通道的晶体管路径的晶体管路径。

在本公开的一方面，该第一、第二和第三通道可以各自提供将用于对应数据通道中的时钟。第一通道的第一级延迟元件的输入和第一通道中的第二级延迟元件的输入可以被选择以使得根时钟与由第二和第三通道所提供的时钟之间的偏斜最小化。第二和第三通道的第一级延迟元件的输入与第二和第三通道的第二级延迟元件的输入可以被选择以使得根时钟与由第二和第三通道所提供的时钟之间的偏斜最小化。第二和第三通道的第一级延迟元件的输入与第二和第三通道的第二级延迟元件的输入可以被选择以使得与根时钟相关联的数据通道和与由第二和第三通道所提供的时钟相关联的数据通道之间的偏斜最小化。

在本公开的一方面，该通信链路包括经差分编码的数据和时钟信号。该通信链路可以将第一IC设备与第二IC设备通信地耦合。

在本公开的一方面，该一个或多个时钟信号可包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号，该第一多个延迟元件包括对应于布置在IC上的第一数据通道的左边的数个数据通道的数个延迟元件。该一个或多个时钟信号可包括由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号，该第二多个延迟元件包括对应于布置在第一数据通道的右边的数个数据通道的数个延迟单元。该左时钟信号或其版本可以被选择作为该第一级延迟元件的输出。该右时钟信号或其版本可以被选择作为该第一级延迟元件的输出。

在本公开的一方面，每个延迟元件可以处于活跃时钟模式和断电模式。不对根时钟的供给做出贡献的一个或多个延迟元件可以被断电。

在本公开的各方面，一种装置包括去往将第一IC设备和第二IC设备通信地耦合的通信链路的接口、用于在一个或多个时钟信号的诸版本之间进行选择作为第一时钟通道的第一级延迟元件的输出的装置、电路和/或模块，以及用于提供根时钟作为该第一时钟通道的输出的装置、电路或模块。该根时钟可以被用于在通信链路上传送数据。该一个或多个时钟信号的版本可包括该第一时钟信号的至少两个版本，并且第一时钟信号的每个版本可以经受相对于该第一时钟信号的不同延迟。该根时钟可以通过将选择逻辑配置成在该第一时钟通道的第一级延迟元件的输出和多个其他时钟通道的第一级延迟元件的输出之间进行选择来提供。

在本公开的一方面，该第一时钟通道可以具有匹配一个或多个数据通道中的对应晶体管路径的晶体管路径。

在本公开的一方面，该根时钟和由该多个其他时钟通道所提供的输出时钟被用在对应数据通道中。该第一时钟通道的第一级延迟元件的输入和该第一时钟通道中的第二级延迟元件的输入可以被选择以使得该根时钟与由该多个其他时钟通道所提供的输出时钟之间的偏斜最小化。该多个其他时钟通道的第一级延迟元件的输入和该多个其他时钟通道的第二级延迟元件的输入可以被选择以使得该根时钟与由该多个其他时钟通道所提供的输出时钟之间的偏斜最小化。该多个其他时钟通道的第一级延迟元件的输入和该多个其他时钟通道的第二级延迟元件的输入可以被选择以使得与该根时钟相关联的数据通道和与由该多个其他时钟通道所提供的输出时钟相关联的数据通道之间的偏斜最小化。

在本公开的一方面，该一个或多个时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号，以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号。该第一多个延迟单元可包括与布置在IC上的第一数据通道的左边的数个数据通道相对应的数个延迟元件。该第二多个延迟单元可包括与布置在第一数据通道的右边的数个数据通道相对应的数个延迟单元。特定逻辑可以被配置成将该左时钟信号或者该右时钟信号选择为该第一时钟信号。

在本公开的一方面，该第一和第二级延迟元件可包括复用逻辑。不提供用于提供根时钟的输出的复用逻辑可以被断电。控制逻辑可以被配置成针对第一级延迟单元和/或第二级延迟单元中的复用逻辑的诸部分，在活跃时钟模式与断电模式之间进行选择。

在本公开的一方面，时钟延迟矩阵包括IC设备中所提供的多个时钟通道、配置成在一个或多个第一级时钟信号的诸版本之间进行选择的第一级复用逻辑、配置成通过在第一级复用逻辑的输出和两个其他时钟通道的第一级复用逻辑的输出之间进行选择来提供根时钟的第二级复用逻辑，以及配置该多个时钟通道的第一级复用逻辑和第二级复用逻辑的控制器。每个时钟通道可配置成提供用于控制通信接口的对应数据通道中的数据传输的时钟。该控制器可以被配置成控制多个时钟通道的输出之间的时钟偏斜。

在本公开的一方面，每个时钟通道具有匹配对应数据通道中的晶体管路径的晶体管路径。

在本公开的一方面，该多个时钟通道的输出可被用以控制对应的多个数据通道。该控制器可以通过将每个时钟通道中的第一级复用逻辑和第二级复用逻辑配置成使得每个时钟通道和其他两个时钟通道的输出之间的偏斜最小化来控制时钟偏斜。该控制器可以通过将每个时钟通道中的第一级复用逻辑和第二级复用逻辑配置成将在该通信接口上传送的数据信号之间的偏斜最小化来控制时钟偏斜。该控制器可以通过将每个时钟通道中的第一级复用逻辑和第二级复用逻辑配置成将在该通信接口上传送的时钟和数据信号之间的偏斜最小化来控制时钟偏斜。

在本公开的一方面，该一个或多个第一级时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号，以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号。该第一多个延迟单元可包括与布置在IC上的第一数据通道的左边的数个数据通道相对应的数个延迟元件。该第二多个延迟单元可包括与布置在第一数据通道的右边的数个数据通道相对应的数个延迟单元。基时钟选择逻辑可以被提供和/或可配置成将左时钟信号或右时钟信号选择为第一级时钟信号。该一个或多个第一级时钟信号可包括该左时钟信号和该右时钟信号。该一个或多个第一级时钟信号可包括该左时钟信号和该右时钟信号的诸版本。

在本公开的一方面，不提供用于提供根时钟的输出的复用逻辑可以被断电。控制器可以被配置成针对第一级复用逻辑和第二级复用逻辑的诸部分，在活跃时钟模式与断电模式之间进行选择。

附图简述

图1解说了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。

图2解说了用于在IC设备之间采用数据链路的装置的系统架构。

图3解说了可被适配成包括根据本文所公开的某些方面提供的特定时钟技术的系统的简化示例。

图4是解说典型的MIPI-兼容D-PHY系统的架构的框图400。

图5是解说根据本文所公开的某些方面的MIPI兼容D-PHY通道收发机的示例的框图。

图6是解说根据本文所公开的某些方面的延迟单元的框图。

图7解说了根据本文所公开的某些方面的延迟单元的操作。

图8解说了根据本文所公开的某些方面的软件可配置的时钟树电路。

图9解说了根据本文所公开的某些方面的其中可以从软件可配置的时钟树电路获得多个根时钟的示例。

图10解说了根据本文所公开的某些方面的45nmIC的时钟层中的软件可配置时钟树的实现。

图11解说了根据本文所公开的某些方面的28nmIC中的软件可配置时钟延迟单元的实现。

图12是解说采用可根据本文公开的某些方面来适配的处理系统的装置的示例的框图。

图13是根据本文所公开的某些方面的用于数据转移的方法的流程图。

图14是解说根据本文所公开的某些方面的可用来配置时钟树的装置的硬件实现的示例的框图。

详细描述

现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。

如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算设备上和/或分布在两台或更多台计算设备之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。

此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。

本发明的某些方面可适用于被部署在电子组件之间的通信链路，包括设备的子组件，诸如电话、移动计算设备、家电、汽车电子、航空电子系统等。图1描绘了在各IC设备之间采用数据链路的装置100的示例，其中该数据链路可以选择性地根据多个可用标准之一来操作。装置100可包括无线通信设备，该无线通信设备与无线电接入网络(RAN)、核心接入网、因特网和/或另一网络无线地通信。装置100可包括可操作地耦合到处理电路102的通信收发机106。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC108可包括一个或多个处理设备、定序器、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储(诸如存储器设备112)，该处理器可读存储可维护可由处理电路102执行以及以其它方式使用的指令和数据。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API110层支持并允许执行驻留在存储器设备112中的软件模块。存储器设备112可包括只读存储器(ROM)和/或随机存取存储器(RAM)、电可擦除可编程只读存储器(EEPROM)、闪存设备、或可被用于处理系统和计算平台中的任意存储器设备。处理电路102可包括和/或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的工作参数和其它信息。该本地数据库114可使用数据库模块或服务器、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。

图2是解说装置200的某些方面的框图示意图，该装置诸如是无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于互连可定位成彼此靠近或者物理上位于装置200的不同部件中的IC设备202和222。在一个示例中，通信链路220可设在承载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。

通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230都被配置成在通信链路222上发射和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。

IC设备202和230可各自包括处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备230可支持用户接口，管理或操作显示器控制器232，和/或使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、以及其它输入或输出设备。该显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。

反向链路224可以与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并且以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。

在一个示例中，通信链路220可被操作用于根据行业或其它标准在第一IC设备202和第二IC设备230之间传达控制、命令以及其它信息。行业标准可以是因应用而异的。例如，MIPI标准定义物理层接口，该物理层接口包括应用处理器IC设备202和支持移动设备中的相机或显示器的IC设备230之间的同步接口规范(D-PHY)。该D-PHY规范管控遵从移动设备的MIPI规范的产品的操作特性。D-PHY接口可支持使用在移动设备内的将IC设备202、230和/或其它组件互连的灵活、低成本、高速的串行接口的数据传输。这些接口可包括提供相对低比特率以及慢边沿以避免电磁干扰(EMI)问题的互补金属氧化物半导体(CMOS)兼容并行总线。

图3解说了可以被适配成包括本文所公开的某些时钟技术、装置和方法的系统的简化示例300、320。在第一示例300中，显示处理器302生成用于显示设备124的显示数据(参见图1)。显示处理器302可以例如与处理电路206(参见图2)集成。数据可以通过通信链路220被传送到包括显示控制器232的设备230。

如本文中所描述的，通信链路220可以是可配置的并且可以遵循或者兼容MIPI标准DSI接口。源于显示处理器302的显示像素数据被提供给MIPIDSI链路控制器304，该MIPIDSI链路控制器304将显示像素数据格式化成要在高速串行接口上发送给显示器的分组(通常是通过显示控制器232)。显示像素数据和控制信息两者均可通过该链路220来传送。

在第二示例320中，相机处理器322从相机或成像设备接收相机数据。相机处理器322可以与处理电路206(参见图2)集成。在一个示例中，相机处理器322可以使用处理电路206来实现，该处理电路206适配成执行无线处理或通信设备中的某些核心功能。图像数据可以通过通信链路220从包括相机控制器234的设备230接收。

通信链路220可以是可配置的并且可以遵循或者兼容由MIPI规范定义的相机串行接口(CSI)。图像像素数据可以使用MIPICSI链路控制器324来接收。显示像素数据和相机控制信息两者均可通过该链路220来传送。

本公开的某些方面可以参考图3中的第一示例300(其解说了MIPIDSI链路)来描述。将领会，本文中所公开的概念和原理可应用于其他类型的通信链路，包括图3中的第二示例320所解说的MIPICSI链路。

在第一示例300中，由集成电路(IC)设备的数字核心逻辑电路系统310中的MIPIDSI链路控制器304生成的数据分组可被提供给MIPID-PHY前置驱动器306，该MIPID-PHY前置驱动器306可被实现在该IC设备的输入/输出部分(焊盘环)312中。该数据分组可以被提供给一组数据驱动器，诸如举例而言差分线驱动器。IC设备可以通过结合焊盘来与外部设备通信，该结合焊盘可以在安排在数字核心逻辑电路系统310周围的焊盘环312中提供。电源也可以通过结合焊盘来提供。在一些实例中，在核心逻辑部分310中提供的设备和用以通过输出焊盘来传送信号并通过输入焊盘来接收信号的电路可以具有不同的操作特性，包括不同的最大切换频率和/或不同的最大电压和电流水平。

图4是解说MIPI-兼容D-PHY系统400的一个示例的架构的示图。所解说的D-PHY系统400包括第一设备410(其可以用作发射机、服务器或主设备)以及第二设备430(其可以作为接收机、客户端或从设备来操作)。应用层软件402和422可以使用使得数据和控制信息能够通过较低层软件和硬件组件406、408、426和428来传送的协议404和424进行通信。在一个示例中，在通道管理模块406和426的监督和控制下，数据在通信链路的多个通道412上传输。设备410和430之间的数据传输使用驱动物理连接412的电路和模块408和428在物理层(PHY)处发生。在一些实例中，一个或多个高速单向时钟414可以在设备410、430之间提供以控制物理连接412上的数据传输。物理连接412可以支持多个数据通道，其可包括单向和/或双向通道。主设备410通常提供使得接收机430能够解码来自物理连接412的数据通道的数据的高速单向时钟信号414。时钟信号414，以及其他定时信号或时钟可以由PHY层408和/或428生成，或者由专用或定制的时钟逻辑提供给PHY层408和/或428。

图5是解说MIPI兼容D-PHY通道收发机500的示例的框图。通道收发机500可以被用于通过D-PHY接口的一个数据通道508的连接器的通信。通道收发机500可包括发射机电路和/或模块514、524以及接收机电路和/或模块516、526，其在较高层模块的控制下操作并且可以使用可以是内部生成的、推导自外部生成的时钟信号的或者其一些组合的一个或多个时钟。

处理电路502可以配置成处理用以在数据通道508上传达信息的协议的各种方面。处理电路502可以被适配成或者配置成实现一个或多个协议，诸如DSI协议、CSI协议和/或MIPI统一协议(UniPro)。数据和控制信号可以在处理电路502和收发机504或者配置成生成能够在数据通道508上传送的信号的其他设备之间传达。在一个示例中，数据和控制信号可以使用PHY协议接口(PPI)来传达。为了本讨论的目的，可以假设使用连接512的网络(其可包括一个或多个总线等)将数据和控制信号分布在收发机504内。

收发机可包括数据接口520和控制接口522，其对与处理电路502交换的信号进行编码、传送、接收和解码。在一些实例中，某些共用逻辑可以在数据接口520和控制接口522之间共享。收发机504可包括传送逻辑，该传送逻辑能够在包括由处理电路根据一个或多个数据传输协议、预定义的位序列和其他控制信息所提供的数据的数据流之间进行选择。在一个示例中，接收自处理电路的数据分组可以被串行化以用于在数据通道508上传送。串行化的数据可以随后被提供给差分线驱动器以用于在对应于数据通道508的物理连接器上传送。

差分接收机526可以被配置成从对应于数据通道508的物理连接器接收信息。差分接收机526可以被耦合到解码电路506，该解码电路506提供可以被传送给处理电路502的经解码的数据和控制信息。在一些实例中，线路监视电路528可以支持可以被用来确保数据通道508上的可靠通信的检错逻辑516。状态机或其他处理器516可以被提供以控制与数据通道508相关联的通信操作。

MIPID-PHY层为更为高级的应用(诸如移动显示器和相机)实现了接口带宽的显著扩展。高速、低功率、源同步的多数据通道模块接口协议提供了至多达每数据通道每秒1.5千兆比特。由于非常严格的通道偏斜规范连同90度相移时钟通道，数据和时钟通道路径通常必须是相同的，以便确保相同的数据路径延迟。由D-PHY使用的时钟树取决于在服务中的数据通道的数目，并且时钟树根可以被要求具有固定的时钟通道位置。

如本文中所描述的，描述了可配置的时钟树，藉此数个数据通道能够被配置为多条D-PHY链路，并且任何数据通道都能够被配置为具有固定循环数据模式的时钟通道。为了将任何通道配置成时钟通道和时钟树根，可配置的时钟延迟单元可以被用于多通道源同步协议接口。

图6是解说可以在例如D-PHY层408和/或428中采用以提供、配置和/或适配控制数据传输的时钟的模块化时钟树的延迟单元600的框图。延迟单元600可配置成准许选择时钟610的源以由延迟单元600输出。潜在源可包括基输入时钟602的不同版本，包括分别在左侧输入端612和右侧输入端614处提供的基时钟602的提前和延迟版本。在一个示例中，通道可以被部署到根通道的物理位置的左边和右边，延迟单元600可以是其元件。针对所解说的延迟单元600，参考通道结构和信号的术语“右”和“左”的使用是象征性的并且并不旨在将任何物理属性或特性归因于延迟单元600的设计、结构或配置。

延迟单元600是可配置的，因为输出610可选自三个输入602、612和614。在一个示例中，控制信号is_clk616和is_r618控制复用器604a、604b和606。第一级复用是由受is_clk信号616控制的两个第一级复用器604a、604b提供的，而复用器606提供第二级复用并且受is_r信号618控制。在一个示例中，如粗线条602所指示的，延迟单元600将时钟根(即，输入时钟信号602)递送到输出端610。在该示例中，is_clk信号616被设置成使得第一级复用器604a和604b二者将时钟根传递至第二级复用器606的输入端的逻辑1。is_r信号618在第二级复用器606的右输入(标记为0)620和左输入(标记为1)622之间进行选择。当第二层复用器606的两个输入端接收时钟根时(即，当is_clk信号616被设置成逻辑1时)，is_r信号618的值可以是不重要的。在一些示例中，当is_clk信号616被设置成逻辑1时，is_r信号618可以被用来在断电模式中抑制延迟单元600的输出。当is_clk信号616被设置成0时，第二级复用器606在左(i_1)输入端612和右(i_r)输入端614处提供的信号之间进行选择。

图7是解说当is_clk信号710和730被设置成0时，两个延迟单元702和722的操作的示图700。如本文中所描述的，两个延迟单元702、722可以是可配置的时钟树电路中的左叶和右叶。在一个延迟单元702中，当is_clk信号710被设置成逻辑0并且is_r信号712被设置成逻辑1时，右(i_r)输入708可以在延迟单元702的输出706处被提供。在另一延迟单元722中，当is_clk信号730被设置成逻辑0并且is_r信号732被设置成逻辑0时，左(i_r)输入728可以在延迟单元722的输出726处被提供。

在该示例中，左叶延迟单元702的is_r信号712被设置成0，藉此选择第二级复用器714的右侧输入，并且左叶延迟单元702的输出706相应地如粗线条704所示地跟随右侧输入708。右叶延迟单元722的is_r信号732被设置成1，藉此选择第二级复用器734的左侧输入，并且右叶延迟单元722的输出726相应地如粗线条724所示地跟随左侧输入728。

根据本文中所公开的某些方面，多个可配置的时钟延迟单元600、702、722可以被用来创建4到1复用器堆栈，该复用器堆栈能够从时钟根或者从左或右侧数据通道确定延迟通道，和/或使该延迟通道掉电。该堆栈可以被形成在安排在两个或更多个层中的延迟单元600的矩阵中，藉此矩阵中的每个延迟单元600能够从主输入以及通常包括相对于主输入的定时提前或延迟的左和右输入中进行选择。当第四路径被选择时(即，第四“哑元”或副本输入被选择为输出610时)延迟单元600也可配置成进入掉电或者低功率模式。每条通道的跨通道(即，左到右或右到左)时钟树延迟路径以及通道之间的时钟树延迟路径是基于晶体管设备路径的相同配置的，并且延迟变化可以限于经受小工艺、电压和温度(PVT)变化的金属(电阻-电容)RC值的变化。相应地，物理设计能够被容易地操纵以获取测量到的RC延迟匹配。匹配的晶体管路径可以消除对于时钟树平衡跨通道的需要。

图8是解说其中可以从软件可配置的时钟树电路800获得多个时钟的第一示例的示意框图。时钟804、806、810和812(与根时钟808一起)被生成用于两个右通道和两个左通道。将领会，根时钟808可以选自延迟线816中的各个点，该延迟线816提供了源位-时钟802的多个延迟版本。延迟线816可以用串联连接的延迟元件来实现，其可以包括缓冲器设备814a-814e。根时钟808可以通过将各个is_r和is_clk信号配置成将期望的时钟源引导到输出引脚808来选择，而不增加时钟源和输出引脚808之间的逻辑元件的数目。多个时钟输出804、806、810和/或812中的每一个可以被类似地配置。在图8中所解说的配置中，两个可配置的时钟延迟单元818a、818b不被包括在提供时钟804、806、808、810和812的树中，并且这些可配置的时钟延迟单元818a、818b可以被断电。

图9是解说其中可以从软件可配置的时钟树电路900获得多个时钟的第二示例的示意框图。这里，左位时钟源902和右位时钟源914可以被提供到相应的左和右延迟线916、918。左位时钟源902和右位时钟源914可以从两个不同的根时钟源推导，并且可以具有相同或不同的频率。如图8中所解说的，用于两个左通道和两个右通道的根时钟908和通道时钟904、906、910和912可以用可配置的相对定时从左位时钟源902和/或右位时钟源914生成。附加的复用级920可以被提供以在推导自左位时钟源902和右位时钟源914的时钟之间进行选择。在合格的通道和对应时钟中使用的“左和右”可以是字面上的或象征性的，但是在一些实例中可以涉及数据通道关于根时钟通道的物理位置。图9中的示例解说了可以被软件配置成选择左位时钟源902的第一根时钟908，以及可以被软件配置成选择右位时钟源914的第二根时钟910，该右位时钟源914可以具有与左位时钟源902相同或不同的时钟频率。时钟树电路可以被配置成使得两个左通道904和906可以基于第一根时钟908，并且右通道912可以基于第二根时钟910。在图8中所解说的配置中，两个可配置的时钟延迟单元922a、922b不被包括在提供时钟904、906、908、910和912的树中，并且这些可配置的时钟延迟单元922a、922b可以被断电。

图10是解说在45nmIC设备上提供的DSIPHY电路1002的示例的示图1000。PHY电路1002可包括根据本文中所公开的某些方面适配的时钟层1012。例如，时钟层可以是软件可配置的时钟树。例如，该软件可配置的时钟树可以由DSI链路控制器1008配置。该软件可配置的时钟树的配置可以基于获取自校准逻辑1008的信息，该校准逻辑1008可以使用内建自测(BIST)模式或者类似模式来生成校准信息。例如，该软件可配置的时钟树可以使用获取自时钟生成电路系统(包括锁相环1006)的基时钟。

图11是解说28nm集成电路1102中的软件可配置的时钟延迟单元的实现的示例的示图1100。左流和右流源时钟1104和1106可以被提供给一个或多个软件可配置的时钟树以获取具有经测量的RC延迟匹配的一组时钟。

图12是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1202的装置的硬件实现的简化示例的概念图1200。例如，处理电路可以被部署为图1的处理电路102、图2的设备202或设备230的至少一部分、图5的处理电路502、图10的DSI链路控制器1008等。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1202来实现。处理电路1202可包括一个或多个处理器1204，其由硬件和软件模块的某种组合来控制。处理器1204的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1204可包括执行特定功能并且可由软件模块1216之一来配置、增强或控制的专用处理器。该一个或多个处理器1204可通过在初始化期间加载的软件模块1216的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1216来进一步配置。

在所解说的示例中，处理电路1202可使用由总线1210一般化地表示的总线架构来实现。取决于处理电路1202的具体应用和整体设计约束，总线1210可包括任何数目的互连总线和桥接器。总线1210将各种电路链接在一起，包括一个或多个处理器1204、和存储1206。存储1206可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1210还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1208可提供总线1210与一个或多个收发机1212之间的接口。收发机1212可针对处理电路所支持的每种联网技术来提供。在一些实例中，多种联网技术可共享收发机1212中找到的电路系统或处理模块中的一些或全部。每个收发机1212提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1218(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1218可直接或通过总线接口1208通信地耦合至总线1210。

处理器1204可负责管理总线1210和一般处理，包括对存储在计算机可读介质(其可包括存储1206)中的软件的执行。在这一方面，处理电路1202(包括处理器1204)可被用来实现本文所公开的方法、功能和技术中的任一种。存储1206可被用于存储处理器1204在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。

处理电路1202中的一个或多个处理器1204可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1206中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1206可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1206还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取的软件和/或指令的合适介质。计算机可读介质和/或存储1206可驻留在处理电路1202中、处理器1204中、在处理电路1202外部、或跨包括该处理电路1202在内的多个实体分布。计算机可读介质和/或存储1206可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。

存储1206可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1216。软件模块1216中的每一个可包括在安装或加载到处理电路1202上并被一个或多个处理器1204执行时有助于运行时映像1214的指令和数据，运行时映像1214控制一个或多个处理器1204的操作。在被执行时，某些指令可使得处理电路1202执行根据本文所描述的某些方法、算法和过程的功能。

软件模块1216中的一些可在处理电路1202初始化期间被加载，并且这些软件模块1216可配置处理电路1202以实现本文所公开的各种功能的执行。例如，一些软件模块1216可配置处理器1204的内部设备和/或逻辑电路1222，并且可管理对外部设备(诸如，收发机1212、总线接口1208、用户接口1218、定时器、数学协处理器等)的访问。软件模块1216可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1202提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1212的访问、用户接口1218等。

处理电路1202的一个或多个处理器1204可以是多功能的，由此软件模块1216中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1204可附加地被适配成管理响应于来自例如用户接口1218、收发机1212和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，这一个或多个处理器1204可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1204服务的任务集。在一个示例中，多任务环境可使用分时程序1220来实现，分时程序1220在不同任务之间传递对处理器1204的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1204的控制权返回给分时程序1020。当任务具有对一个或多个处理器1204的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1220可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1204的控制权的功能、和/或通过将对一个或多个处理器1204的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。

图13是解说可配置的时钟树时钟电路的操作的流程图1300。该可配置的时钟树时钟电路可以在半导体IC设备或类似设备上提供。该可配置的时钟树时钟电路可包括根据本文所公开的某些方面适配和/或可配置的延迟矩阵。该流程图1300可涉及包括去往数据通信链路的接口的IC设备。

在步骤1302，第一通道的第一级延迟元件的输出被选择。该第一级延迟元件的输出可以选择自一个或多个时钟信号的诸版本。一个或多个时钟信号的版本可包括第一时钟信号的至少两个版本，并且第一时钟信号的每个版本可以经受相对于第一时钟信号的不同延迟。

在步骤1304，第一通道的第一级延迟元件的输出可以被提供到第二和第三通道中的第二级延迟元件。

在步骤1306，可提供根时钟。通过在第一通道的第一级延迟元件的输出与第二和第三通道的第一级延迟元件的输出之间进行选择，该根时钟可以被用来控制通信链路上的数据传输。

在本公开的一方面，该第一通道可以具有匹配一个或多个数据通道的晶体管路径的晶体管路径。

在本公开的一方面，该第一、第二和第三通道可以提供用于通信链路的对应数据通道中的时钟。第一通道的第一级延迟元件的输入和第一通道中的第二级延迟元件的输入可以被选择以使得根时钟与由第二和第三通道所提供的时钟之间的偏斜最小化。第二和第三通道的第一级延迟元件的输入与第二和第三通道中的第二级延迟元件的输入可以被选择以使得根时钟与由第二和第三通道所提供的时钟之间的偏斜最小化。第二和第三通道的第一级延迟元件的输入与第二和第三通道的第二级延迟元件的输入被选择以使得与根时钟相关联的数据通道和与由第二和第三通道所提供的时钟相关联的数据通道之间的偏斜最小化。

在本公开的一方面，经差分编码的数据和时钟信号在通信链路上传送。该通信链路可以将第一IC设备与第二IC设备通信地耦合。该通信链路可包括芯片载体和/或其他电路板上的IC设备之内的互连。在一个示例中，这些互连可以作为形成在半导体IC设备的金属化层中的迹线来提供。第一和第二IC设备可以是半导体设备。第一和第二IC设备可包括诸如图10和11中所解说的IC设备之类的半导体IC设备。

在本公开的一方面，一个或多个时钟信号包括由第一多个延迟单元中的一个或多个延迟单元延迟的左时钟信号，以及由第二多个延迟单元中的一个或多个延迟单元延迟的右时钟信号。在一个示例中，第一多个延迟单元可包括与布置在IC上的第一数据通道的左边的数个数据通道相对应的数个缓冲器设备。第二多个延迟单元可包括与布置在第一数据通道的右边的数个数据通道相对应的数个延迟单元。在一个示例中，在一个或多个时钟信号的诸版本之间选择作为第一通道的第一级延迟元件的输出包括在左时钟信号和右时钟信号之间进行选择。

在本公开的一方面，第一级延迟元件和第二级延迟元件可包括配置成在作为复用逻辑的输入所提供的一个或多个时钟信号的诸版本之间进行选择的复用逻辑。不提供用于提供根时钟的输出的复用逻辑可以被断电。控制器可以被配置成针对第一级延迟单元和第二级延迟单元中的复用逻辑的诸部分，在活跃时钟模式与断电模式之间进行选择。

在本公开的一方面，用于选择一个或多个时钟信号的诸版本作为第一通道的第一级延迟元件的输出的装置可包括安排在两个复用级中的多个复用器604a、604b和606(参见图6)。该用于选择一个或多个时钟信号的诸版本作为第一通道的第一级延迟元件的输出的装置可进一步包括可以由控制器或处理器生成的控制信号612、614、616和618以配置延迟元件600的阵列、矩阵或堆栈。

在本公开的一方面，第一、第二和第三通道的第一级延迟元件可包括安排在两个复用级中的多个复用器604a、604b和606。可使用由控制器或处理器生成的用以配置延迟元件或单元600的阵列、矩阵或堆栈的一个或多个控制信号616和618来将一个或多个时钟信号602、612、614的诸版本选择作为第一通道的第一级延迟元件的输出。一个或多个时钟通道中的延迟单元600可以被配置成匹配用以提供用于在通信链路上传送的信号的数据通道的配置。该时钟通道和数据通道可包括形成在延迟单元的相同矩阵中的诸部分。

在本公开的一方面，时钟延迟矩阵包括IC设备上的多个时钟通道。每个时钟通道可包括配置成提供用于控制对应数据通道中的数据传输的时钟的延迟单元。每个时钟通道可包括配置成在一个或多个基时钟的三个延迟版本之间进行选择的第一级复用器、配置成在第一级复用器的输出与两个不同时钟通道的第一级复用器的输出之间进行选择的第二级复用器，以及将多个时钟通道的第一级复用器和第二级复用器配置成将该多个时钟通道和对应数据通道的输出之间的时钟偏斜最小化的控制器。

图14是解说采用处理电路1402的装置1400的硬件实现的示例的概念图。在该示例中，处理电路1402可被实现成具有由总线1416一般化地表示的总线架构。取决于处理电路1402的具体应用和整体设计约束，总线1416可包括任何数目的互连总线和桥接器。总线1416将包括一个或多个处理器(由处理器1412一般化地表示)和计算机可读介质(由处理器可读存储介质1414一般化地表示)的各种电路链接在一起。总线1416还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1418提供总线1416与收发机1420之间的接口。收发机1420可包括提供用于在传输介质上与各种其它装置通信的手段的总线接口。取决于该装置的本质，也可提供用户接口1422(例如，按键板、显示器、扬声器、话筒、操纵杆)。一个或多个时钟生成电路或模块1424可以在处理电路1402之内提供或者受到处理电路1402和/或一个或多个处理器1412的控制。在一个示例中，时钟生成电路或模块1424可包括一个或多个晶体振荡器、一个或多个锁相环设备和/或一个或多个可配置的时钟树。

处理器1412负责管理总线1416和一般处理，包括对存储在处理器可读存储介质1414上的软件的执行。该软件在由处理器1412执行时使处理电路1402执行上文针对任何特定装置描述的各种功能。处理器可读存储介质1414还可被用于存储由处理器1412在执行软件时操纵的数据。

在一个配置中，处理电路可包括用于时钟生成的模块和/或电路1404、1424，其可包括PLL、可配置的时钟树和其他逻辑和电路系统。处理电路可包括一个或多个校准模块和/或电路1406，其可包括用于BIST模式生成、传输线监视、检错等的模块和/或电路。处理电路可包括用于配置时钟树的模块和/或电路1408。在一个示例中，模块和/或电路1408可以协作以选择至少一个时钟信号的一个或多个版本作为第一通道的第一级延迟元件的输出，向第二和第三通道中的第二级延迟元件提供该第一通道的第一级延迟元件的输出，以及在第一通道的第一级延迟元件的输出与第二和第三通道的第一级延迟元件的输出之间进行选择以提供用于在通信链路上传送数据的根时钟。

应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以范例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于...的装置”来明确叙述的。

Claims (30)

1.一种用于数据通信的方法，包括：

在一个或多个时钟信号的诸版本之间选择作为第一通道的第一级延迟元件的输出，所述一个或多个时钟信号的所述版本包括所述第一时钟信号的至少两个版本，其中所述第一时钟信号的每个版本经受相对于所述第一时钟信号的不同延迟；

向第二和第三通道中的第二级延迟元件提供所述第一通道的所述第一级延迟元件的输出；以及

通过在所述第一通道的所述第一级延迟元件的输出与所述第二和第三通道的所述第一级延迟元件的输出之间进行选择来提供用于控制通信链路上的数据传输的根时钟。

2.如权利要求1所述的方法，其特征在于，所述第一通道具有匹配一个或多个数据通道的晶体管路径的晶体管路径。

3.如权利要求1所述的方法，其特征在于，所述第一通道与所述第二和第三通道提供用于对应数据通道中的时钟，并且其中所述第一通道的所述第一级延迟元件的输入和所述第一通道中的第二级延迟元件的输入被选择以使得所述根时钟与由所述第二和第三通道所提供的时钟之间的偏斜最小化。

4.如权利要求1所述的方法，其特征在于，所述第一通道与所述第二和第三通道提供用于对应数据通道中的时钟，并且其中所述第二和第三通道的第一级延迟元件的输入与所述第二和第三通道的第二级延迟元件的输入被选择以使得所述根时钟与由所述第二和第三通道所提供的时钟之间的偏斜最小化。

5.如权利要求1所述的方法，其特征在于，所述第一通道与所述第二和第三通道提供用于对应数据通道中的时钟，并且其中所述第二和第三通道的第一级延迟元件的输入与所述第二和第三通道的第二级延迟元件的输入被选择以使得与所述根时钟相关联的数据通道和与由所述第二和第三通道所提供的时钟相关联的数据通道之间的偏斜最小化。

6.如权利要求1所述的方法，其特征在于，所述通信链路包括经差分编码的数据和时钟信号。

7.如权利要求1所述的方法，其特征在于，所述通信链路将第一集成电路(IC)设备与第二IC设备通信地耦合。

8.如权利要求1所述的方法，其特征在于，所述一个或多个时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号，其中所述第一多个延迟元件包括与布置在IC上的第一数据通道的左边的数个数据通道相对应的数个延迟元件，并且其中所述第二多个延迟元件包括与布置在所述第一数据通道的右边的数个数据通道相对应的数个延迟元件。

9.如权利要求8所述的方法，其特征在于，在所述一个或多个时钟信号的诸版本之间选择作为所述第一通道的所述第一级延迟元件的输出包括：

在所述左时钟信号与所述右时钟信号之间进行选择。

10.如权利要求8所述的方法，其特征在于，在所述一个或多个时钟信号的诸版本之间选择作为所述第一通道的所述第一级延迟元件的输出包括：

在每个第一级延迟元件的活跃时钟模式与断电模式之间进行选择。

11.如权利要求1所述的方法，其特征在于，进一步包括：

将不对所述根时钟的供给做出贡献的一个或多个延迟元件断电。

12.一种装置，包括：

去往将第一集成电路(IC)设备与第二IC设备通信地耦合的通信链路的接口；

用于在一个或多个时钟信号的诸版本之间选择作为第一时钟通道的第一级延迟元件的输出的装置，所述一个或多个时钟信号的所述版本包括第一时钟信号的至少两个版本，其中所述第一时钟信号的每个版本经受相对于所述第一时钟信号的不同延迟；以及

用于提供根时钟作为所述第一时钟通道的输出的装置，其中所述根时钟被用于在所述通信链路上传送数据，

其中所述用于提供所述根时钟的装置包括配置成在所述第一时钟通道的所述第一级延迟元件的输出与多个其他时钟通道的第一级延迟元件的输出之间进行选择的选择逻辑。

13.如权利要求12所述的装置，其特征在于，所述第一时钟通道具有匹配一个或多个数据通道中的对应晶体管路径的晶体管路径。

14.如权利要求12所述的装置，其特征在于，所述根时钟和由所述多个其他时钟通道提供的输出时钟被用于对应数据通道中，并且其中所述第一时钟通道的所述第一级延迟元件的输入和所述第一时钟通道中的第二级延迟元件的输入被选择以使得所述根时钟与由所述多个其他时钟通道提供的所述输出时钟之间的偏斜最小化。

15.如权利要求12所述的装置，其特征在于，所述根时钟和由所述多个其他时钟通道提供的输出时钟被用于对应数据通道中，并且其中所述多个其他时钟通道的第一级延迟元件的输入和所述多个其他时钟通道的第二级延迟元件的输入被选择以使得所述根时钟与由所述多个其他时钟通道所提供的所述输出时钟之间的偏斜最小化。

16.如权利要求12所述的装置，其特征在于，所述根时钟和由所述多个其他时钟通道提供的输出时钟被用于对应数据通道中，并且其中所述多个其他时钟通道的第一级延迟元件的输入和所述多个其他时钟通道的第二级延迟元件的输入被选择以使得与所述根时钟相关联的数据通道和与由所述多个其他时钟通道所提供的所述输出时钟相关联的数据通道之间的偏斜最小化。

17.如权利要求12所述的装置，其特征在于，所述一个或多个时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号，其中所述第一多个延迟元件包括与布置在IC上的第一数据通道的左边的数个数据通道相对应的数个延迟元件，并且其中所述第二多个延迟元件包括与布置在所述第一数据通道的右边的数个数据通道相对应的数个延迟元件。

18.如权利要求17所述的装置，其特征在于，所述用于在所述一个或多个时钟信号的诸版本之间选择的装置包括配置成将所述左时钟信号或者所述右时钟信号选择作为所述第一时钟信号的逻辑。

19.如权利要求12所述的装置，其特征在于，所述用于在所述一个或多个时钟信号的诸版本之间选择的装置包括配置成将具有不在提供所述根时钟中使用的输出的延迟元件断电。

20.如权利要求12所述的装置，其特征在于，所述用于在所述一个或多个时钟信号的诸版本之间选择的装置包括配置成在每个第一级延迟元件的活跃时钟模式与断电模式之间进行选择的逻辑。

21.一种时钟延迟矩阵，包括：

集成电路(IC)设备上的多个时钟通道，其中每个时钟通道可配置成提供用于控制通信接口的对应数据通道中的数据传输的时钟，并且其中每个时钟通道包括：

配置成在一个或多个第一级时钟信号的诸版本之间进行选择的第一级复用逻辑；

配置成通过在所述第一级复用逻辑的输出与两个其他时钟通道的第一级复用逻辑的输出之间进行选择来提供根时钟的第二级复用逻辑；以及

配置所述多个时钟通道的所述第一级复用逻辑和所述第二级复用逻辑的控制器，

其中所述控制器被配置成控制所述多个时钟通道的输出之间的时钟偏斜。

22.如权利要求21所述的时钟延迟矩阵，其特征在于，每个时钟通道具有匹配对应数据通道中的晶体管路径的晶体管路径。

23.如权利要求21所述的时钟延迟矩阵，其特征在于，所述多个时钟通道的所述输出被用来控制对应的多个数据通道，并且其中所述控制器通过将每个时钟通道中的所述第一级复用逻辑和所述第二级复用逻辑配置成使得所述每个时钟通道与所述两个其他时钟通道的输出之间的偏斜最小化来控制时钟偏斜。

24.如权利要求21所述的时钟延迟矩阵，其特征在于，所述多个时钟通道的所述输出被用来控制对应的多个数据通道，并且其中所述控制器通过将每个时钟通道中的所述第一级复用逻辑和所述第二级复用逻辑配置成使得在所述通信接口上传送的数据信号之间的偏斜最小化来控制时钟偏斜。

25.如权利要求21所述的时钟延迟矩阵，其特征在于，所述多个时钟通道的所述输出被用来控制对应的多个数据通道，并且其中所述控制器通过将每个时钟通道中的所述第一级复用逻辑和所述第二级复用逻辑配置成使得在所述通信接口上传送的时钟和数据信号之间的偏斜最小化来控制时钟偏斜。

26.如权利要求21所述的时钟延迟矩阵，其特征在于，所述一个或多个第一级时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号，其中所述第一多个延迟元件包括与布置在IC上的第一数据通道的左边的数个数据通道相对应的数个延迟元件，并且其中所述第二多个延迟元件包括与布置在所述第一数据通道的右边的数个数据通道相对应的数个延迟元件。

27.如权利要求26所述的时钟延迟矩阵，其特征在于，进一步包括：

可配置成提供所述左时钟信号或所述右时钟信号作为第一级时钟信号的基时钟选择逻辑。

28.如权利要求21所述的时钟延迟矩阵，其特征在于，所述一个或多个第一级时钟信号包括所述左时钟信号和所述右时钟信号。

29.如权利要求21所述的时钟延迟矩阵，其特征在于，不提供用于提供所述根时钟的输出的复用逻辑被断电。

30.如权利要求21所述的时钟延迟矩阵，其特征在于，所述控制器被配置成针对所述第一级复用逻辑和所述第二级复用逻辑的诸部分，在活跃时钟模式与断电模式之间进行选择。