CN107925561B - 用于适配3相信号交换的方法、装置和存储介质 - Google Patents

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Abstract

描述了促成数据传输(尤其是电子装置内的两个设备之间的数据传输)的系统、方法和装置。两个集成电路(IC)设备可共处于电子装置中并且通过3线、3相接口来通信地耦合。在这两个或更多个设备中的第一设备上操作的数据传输方法包括：确定3线通信链路的涉及两条或更多条导线的未对齐的存在；以及在3线通信链路的未对齐被确定会影响在这三条导线上携带的两个或更多个信号之间的相位关系时将编码在3线通信链路的信令状态的转变中的3比特码元的第一比特反相，以使得将第一比特反相校正了该两个或更多个信号之间的相位关系。3相信号的版本可通过三条导线中的每条导线以不同相位状态来传达。

Description

用于适配3相信号交换的方法、装置和存储介质
相关申请的交叉引用
本申请要求于2015年8月4日向美国专利商标局提交的非临时申请No.14/817,934的优先权和权益，其全部内容通过援引纳入于此。
背景技术
领域
至少一个方面一般涉及高速数据通信接口，并且更具体地涉及配置应用处理器的输入和输出引脚。
背景
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。此外，定义了用于将移动设备的某些组件互连的多个标准。例如，存在为移动设备内的应用处理器与显示器或相机之间的通信定义的多种类型的接口，包括由移动行业处理器接口(MIPI)联盟指定的显示系统接口(DSI)标准。
MIPI联盟指定在三重导线上提供高速数据通信的“C-PHY”标准。在一些实例中，例如，可以希望重新配置各设备之间的布线以易于路由。为促成灵活的路由所需要的附加硬件可能增加设备复杂度和成本。
概述
本文公开的实施例提供了使设备能够在不使用复杂的复用和/或切换电路的情况下容适布线未对齐的系统、方法和装置。根据本文描述的某些方面，两个集成电路(IC)设备可共处于电子装置中并通过一个或多个数据链路通信地耦合。
在本公开的一方面，一种数据传输方法在两个或更多个设备中的第一设备上操作，其中这两个设备被配置成使用在3线通信链路上传送的3相信号来通信。该方法可包括：确定3线通信链路的涉及两条或更多条导线的未对齐的存在；以及在3线通信链路的未对齐被确定会影响在该3线通信链路上携带的两个或更多个信号之间的相位关系时，使对应于该3线通信链路的信令状态的转变的3比特码元中的第一比特反相。该3相信号必须在3线通信链路中的所有导线上以不同相位被传送。使第一比特反相可以反转3线通信链路的未对齐的影响。
在本公开的一方面，一种装备包括：用于在3线通信链路的三条导线中的每条导线上以不同相位传送3相信号的装置，该装置包括将数据编码在这三条导线的信令状态的转变中的编码器；用于确定该3线通信链路的涉及两条或更多条导线的非对齐的存在的装置；以及用于校正在这三条导线上携带的两个或更多个信号之间的相位关系的装置，该装置包括配置成在3线通信链路的未对齐被确定会影响该两个或更多个信号之间的相位关系时使对应于该3线通信链路的信令状态的转变的3比特码元中的第一比特反相的逻辑。
在本公开的一方面，一种装置包括配置成使用在3线通信链路的所有三条导线上以不同相位传送的3相信号来传达数据的通信接口；配置成校正在该3线通信链路上携带的两个或更多个信号之间的相位关系的校正逻辑；以及处理电路。该处理电路可被配置成：确定3线通信链路的未对齐的存在；以及在3线通信链路的涉及两条或更多条导线的未对齐被确定会影响在该3线接口上携带的两个或更多个信号之间的相位关系时，使校正逻辑将对应于该3线接口的信令状态的转变的3比特码元中的第一比特反相。
在本公开的一个方面，一种处理器可读存储介质上存储有一个或多个指令。这些指令可由处理电路的至少一个处理器执行。这些指令可使处理电路：确定3线通信链路的涉及两条或更多条导线的未对齐的存在；以及在3线通信链路的未对齐被确定会影响在该3线通信链路上携带的两个或更多个信号之间的相位关系时，使对应于该3线通信链路的信令状态的转变的3比特码元中的第一比特反相。该3相信号必须在3线通信链路中的所有导线上以不同相位被传送。使第一比特反相反转了3线通信链路的未对齐的影响。
附图简述
图1描绘了在各IC设备之间采用数据链路的装置，该数据链路选择性地根据多个可用标准之一来操作。
图2解说了采用IC设备之间的数据链路的装置的系统架构。
图3解说了N相极性数据编码器的示例。
图4解说了N相极性编码接口的示例中的信令。
图5解说了N相极性解码器的示例。
图6是解说3线、3相通信链路的示例中的可能的状态转变的状态图。
图7解说了根据本公开的某些方面的支持在3线接口中的未对齐的导线上的通信的接收机的示例。
图8解说了根据本公开的某些方面的支持在3线接口中的未对齐的导线上的通信的发射机的示例。
图9是解说根据本公开的某些方面的可被用于校正未对齐的导线的各种影响的3相编码的某些方面的示图。
图10是解说3线3相接口中的所有可能的信令状态和转变的状态图。
图11解说了未排列的三重导线的导线状态至针对导线配置的不同排列发生的状态的映射。
图12解说了可根据本文公开的某些方面来适配的3线、3相接口中的发射机和接收机。
图13是解说根据本公开的某些方面的可被用于校正导线非对齐的逻辑的第一示例的示意性框图。
图14是解说根据本公开的某些方面的可被用于校正导线非对齐的逻辑的第二示例的示意性框图。
图15是解说根据本公开的某些方面的可被用于校正导线非对齐的逻辑的第三示例的示意性框图。
图16是解说采用可根据本文所公开的某些方面适配的处理电路的装备的示例的框图。
图17是无线通信方法的流程图。
图18解说了可根据本文公开的某些方面使用的启动序列的示例。
图19是解说采用根据本文所公开的某些方面适配的处理电路的装置的硬件实现的示例的示图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
现在将参照各种装置和方法给出数据通信系统的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。
作为示例，元素、或元素的任何部分、或者元素的任何组合可以用包括一个或多个处理器的处理系统摂来实现。这些处理器的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。
相应地，在一个或多个示例性实施例中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可作为一条或多条指令或代码存储或编码在计算机可读介质上。计算机可读介质包括计算机存储介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，此类计算机可读介质可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)(包括使用紧凑盘(CD)或其它光盘存储实现的ROM)、磁盘存储或其他磁存储设备、或能用于携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质。如本文中所使用的，盘(disk)和碟(disc)包括CD、激光碟、光碟、数字多用碟(DVD)、蓝光和软盘，其中盘(disk)往往以磁的方式再现数据，而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
图1解说了可采用IC设备之间的通信链路的装置100。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过射频(RF)通信收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。通信收发机106可以可操作地耦合至处理电路102。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路、等等。处理电路102可包括和/或耦合至处理器可读存储(诸如存储器设备112)，该处理器可读存储可存储和维护可由处理电路102执行或以其它方式使用的数据和指令。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并使得能执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括ROM或RAM、EEPROM、闪存卡、或可被用在处理系统和计算平台中的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其他信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路102也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。
图2是解说采用通信链路220来连接各种子组件的装置200(诸如移动装置)的某些方面的示意框图。在一个示例中，装置200包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此紧邻地定位或者物理上位于装置200的不同部分中的IC设备202和230。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于移动计算设备的按键板部分中，而第二IC设备230可位于移动计算设备的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可提供多个信道222、224和226。一个或多个信道226可以是双向的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文中描述的一个示例中，第一通信信道222可被称为前向信道222，而第二通信信道224可被称为反向信道224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230两者都被配置成在通信链路220上传送和接收。在一个示例中，前向信道222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向信道224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230各自可具有处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括通过无线收发机204和天线214来维持无线通信，而第二IC设备230可支持管理或操作显示控制器232的用户接口。在该示例中，第二IC设备230可被适配成使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其他特征可包括键盘、语音识别组件、以及其他输入或输出设备。显示控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维持由相应处理器206和236、和/或IC设备202和230的其他组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其他模块和电路之间的通信可分别由一条或多条总线212和242来促成。
反向信道224可以与前向信道222相同的方式操作，并且前向信道222和反向信道224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据传输率可以基本上相同或相差几个数量级。在一些应用中，单个双向信道226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向信道222和224共享相同的物理连接并且以半双工方式工作时，前向信道222和/或反向信道224可以是可配置成以双向模式操作的。在一个示例中，通信链路220可被操作以根据行业或其他标准在第一IC设备202与第二IC设备230之间传达控制、命令以及其他信息。
在一些实例中，前向和反向信道222和224可被配置或适配成支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，从而以810Mbps递送像素数据以供显示器刷新。在另一示例中，前向和反向信道222和224可被配置或适配成用动态随机存取存储器(DRAM)(诸如双倍数据率(DDR)同步DRAM(SDRAM)来实现通信。编码设备210和/或230可被配置成在每一时钟转变编码多个比特，且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号以及其他信号。
前向和反向信道222和224可遵循或兼容于专用工业标准。在一个示例中，MIPI联盟标准定义应用处理器IC设备202与支持移动设备中的相机或显示器的IC设备230之间的物理层接口。MIPI联盟标准包括管控遵循移动设备的MIPI联盟规范的产品的可操作特性的规范。在一些实例中，MIPI联盟标准可定义采用互补金属氧化物半导体(CMOS)并行总线的接口。
MIPI联盟定义了可解决影响到移动设备中的所有操作方面(包括天线、外围设备、调制解调器和应用处理器)的通信的标准和规范。例如，MIPI联盟定义了用于相机串行接口(CSI)和显示器串行接口(DSI)的协议。MIPI联盟CSI-2规范定义了相机与应用处理器之间的有线接口，并且MIPI联盟DSI或DSI-2规范定义了应用处理器与显示器之间的有线接口。这些应用中的每一个应用中的低级物理层(PHY)接口可以是MIPI联盟C-PHY或MIPI联盟D-PHY。
MIPI联盟C-PHY接口
根据本文所公开的某些方面，某些系统和装置可采用用于IC设备202与230之间的通信的多相数据编码和解码接口方法。多相编码器可驱动多个导体(即M个导体)。该M个导体通常包括三个或更多个导体，并且每个导体可被称为导线，尽管该M个导体可包括电路板上或者半导体IC设备的导电层内的导电迹线。在一个示例中，由MIPI联盟定义的C-PHY物理层接口技术可被用来将相机和显示器设备230连接至应用处理器设备202。C-PHY接口采用3相码元编码来在3导线通道或“三重导线”(trio)上传送数据码元，其中每个三重导线包括一嵌入式时钟。
该M个导体可被划分成多个传输群，每一群对要传送的数据块的一部分进行编码。N相编码方案被定义，其中数据比特被编码在该M个导体上的相位转变和极性变化中。解码不依赖于独立的导体或导体对，并且可直接从该M个导体的相位和/或极性转变中推导出定时信息。N相极性数据传输可被应用于任何物理信令接口，包括电气、光学和射频(RF)接口。
在C-PHY示例中，用于3线系统的3相编码方案可定义3个相位状态和两个极性，从而提供6个状态以及从每个状态的5个可能转变。可检测并解码确定性的电压和/或电流变化以从三条导线中提取数据。
图3是解说使用N相极性编码来实现图2中所描绘的通信链路220的某些方面的示意图。所解说的示例可涉及3线链路或者具有不止三条导线的链路的3线部分。通信链路220可包括具有多条信号导线的有线总线，该有线总线可被配置成在高速数字接口(诸如移动显示器数字接口(MDDI))中携带3相编码数据。信道222、224和226中的一者或多者可被配置或适配成使用3相极性编码。物理层驱动器210和240可被适配成对在通信链路220上传送的3相极性编码数据进行编码和解码。3相极性编码的使用允许高速数据传输，并且可消耗其它接口的功率的一半或更少，因为在任何时间在3相极性编码通信链路220中少于3个驱动器是活跃的。3相极性编码设备210和/或240能够对通信链路220上的每次转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps在三条或更多条导线上递送像素数据以供显示器刷新。
在所描绘的C-PHY示例300中，M线、N相极性编码发射机被配置为用于M＝3以及N＝3。出于简化对本公开的某些方面的描述的目的而单独选择了该3线、3相编码的示例。针对3线、3相编码器所公开的原理和技术可被应用在M线、N相极性编码器的其它配置中，并且可遵循或兼容其它接口标准。
在使用3相极性编码时，连接器(诸如3线总线上的信号导线310a、310b和310c)可不被驱动、被驱动为正、或被驱动为负。不被驱动的信号导线310a、310b或310c可处于高阻抗状态。不被驱动的信号导线310a、310b或310c可被驱动或拉到处于在被驱动的信号导线上提供的正和负电压电平之间的基本中间点的电压电平。不被驱动的信号导线310a、310b或310c可不具有流过它的电流。在示例300中，每条信号导线310a、310b和310c可以是使用驱动器308的三种状态(标记为+1、-1、或0)中的一种。在一个示例中，驱动器308可包括单位电平的电流模式驱动器。在另一示例中，驱动器308可在两条信号导线310a和310b上驱动相反极性电压，而第三导线310c处于高阻抗和/或被拉到接地。对于每个所传送的码元区间，至少一个信号处于不被驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(－1状态)的信号的数目，以使得流向接收机的电流之和总是为零。对于每个码元，至少一条信号导线310a、310b或310c的状态相对于之前传输区间中传送的码元发生了改变。
在示例300中，映射器302可接收16比特数据318，并且映射器302可将输入数据318映射成7个码元312以供通过信号导线310a、310b和310c顺序地传送。被配置成用于3线、3相编码的M线、N相编码器306一次一个输入码元314地接收由映射器生成的7个码元312，并且基于信号导线310a、310b和310c的紧接前一状态来针对每个码元区间计算每条信号导线310a、310b和310c的状态。可使用例如并-串转换器304来串行化该7个码元312。编码器306基于输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
对M线、N相编码的使用准许数个比特被编码在多个码元中，其中每码元的比特不是整数。在简单的3线、3相系统的示例中，有3种可用的2导线组合(这2条导线可被同时驱动)以及被同时驱动的任何导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，通常要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码
Figure GDA0002637505640000091
个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换句话说，编码五种状态的七码元组合具有57(78,125)种排列。相应地，这7个码元可被用于编码16比特的216(65,536)种排列。
图4基于循环状态转变图450解说了采用3相调制数据编码方案的信令400的示例。根据该数据编码方案，3相信号可在两个方向上旋转并且可在标识为连接器A、B和C的三条导线310a、3110b和3110c上被传送。这三个信号中的每一个信号在导线310a、310b、310c上被独立驱动。这三个信号中的每一个信号包括3相信号，其中每个信号相对于其他两个信号异相120度。在任何时间点，三条导线310a、310b、310c中的每一条导线处于状态{+1,0,-1}中的一个不同状态。在任何时间点，3线系统中的三条导线310a、310b、310c中的每一条导线与其他两条导线处于不同状态。当使用多于三条导体或导线时，两对或更多对导线可处于相同状态。所解说的编码方案还可以将信息编码在活跃地驱动到+1和-1状态的两条导线310a、310b和/或310c的极性中。在408处指示了针对所描绘的状态序列的极性。
在所解说的3线示例中的任何相位状态，导线310a、310b、310c中的恰好两条导线携带实际上是针对该相位状态的差分信号的信号，而第三导线310a、310b或310c不被驱动。每条导线310a、310b、310c的相位状态可按导线310a、310b或310c与至少一条其他导线310a、310b和/或310c之间的电压差、或者按导线310a、310b或310c中的电流方向或电流缺失来确定。如状态转变图450中所示，定义了三个相位状态(S1、S2和S3)。信号可顺时针地从相位状态S1流到相位状态S2、从相位状态S2流到相位状态S3、和/或从相位状态S3流到相位状态S1，且该信号可逆时针地从相位状态S1流到相位状态S3、从相位状态S3流到相位状态S2、和/或从相位状态S2流到相位状态S1。对于其它的N值，在这N个状态之间的转变可任选地根据对应的状态图来定义，以获得状态转变之间的循环旋转。
在3线、3相通信链路的示例中，(诸状态之间的)相位转变410处的顺时针旋转(S1到S2)、(S2到S3)、和/或(S3到S1)可被用于编码逻辑1，而相位转变410处的逆时针旋转(S1到S3)、(S3到S2)、和/或(S2到S1)可被用于编码逻辑0。相应地，可通过控制该信号是顺时针还是逆时针“旋转”来在每次转变处编码比特。例如，在三条导线310a、310b、310c从相位状态S1转变到相位状态S2时逻辑1可被编码，而在三条导线310a、310b、310c从相位状态S1转变到相位状态S3时逻辑0可被编码。在所描绘的简单的3线示例中，旋转方向可容易地基于在转变前以及转变后三条导线310a、310b、310c中的哪一条导线没有被驱动来确定。
信息还可以被编码在被驱动的导线310a、310b、310c的状态408的极性和/或极性改变中，或者被编码在两条导线310a、310b、310c之间的电流方向或电流方向改变中。信号402、404和406解说了在3线、3相链路中的每个相位状态处分别施加于导线310a、310b、310c的电压电平。在任何时间，第一导线310a、310b、310c耦合至较正的电压(例如+V)，第二导线310a、310b、310c耦合至较负的电压(例如－V)，而第三导线310a、310b、310c可为开路。如此，可按第一和第二导线310a、310b、310c之间的电流流动或者第一和第二导线310a、310b、310c的电压极性来确定一个极性编码状态。在一些实施例中，可在每个相位转变410处编码两比特数据412。解码器可确定信号相位旋转的方向以获得第一比特。可基于信号402、404和406中的两个信号之间的极性差来确定第二比特。在一些实例中，可以基于在一对导线310a、310b、310c上传送的差分信号的极性改变或极性改变缺失来确定第二比特。已确定了旋转方向的解码器可确定相位状态和施加在两条活跃导线310a、310b和/或310c之间的电压的极性，或者流过两条活跃导线310a、310b和/或310c的电流的方向。
在本文所描述的3线、3相链路的示例中，1比特数据可以被编码在该3线、3相链路中的旋转或者相位改变中，而附加比特可以被编码在两条被驱动的导线的极性或极性改变中。某些实施例通过允许从当前状态转变到任何可能状态来在3线、3相编码系统的每次转变中编码不止两个比特。假定有三个旋转相位并且每个相位有两种极性，则定义了6种状态，从而使得从任何当前状态有5个状态可用。相应地，可以有每码元(转变)
Figure GDA0002637505640000111
个比特，并且映射器可接受16比特字并将其转换成7个码元。
在一个示例中，编码器可使用6条导线来传送码元，其中对于每个状态，驱动2对导线。6条导线可被标记为A到F，以使得在一种状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：
Figure GDA0002637505640000121
个可能的被活跃地驱动的导线组合，其中对于每个相位状态，有：
Figure GDA0002637505640000122
个不同的极性组合。
这15个不同的被活跃地驱动的导线组合可包括：
Figure GDA0002637505640000123
在4条被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：
++-- +--+ +-+- -+-+ -++- --++
相应地，不同状态的总数可被计算为15×6＝90。为了确保各码元之间的转变，从任何当前状态有89个状态可用，并且可被编码在每个码元中的比特的数目可被计算为：每码元
Figure GDA0002637505640000127
个比特。在这一示例中，给定5×6.47＝32.35个比特，映射器可将32比特字编码成5个码元。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
Figure GDA0002637505640000124
被驱动的导线的极性组合的数目的等式为：
Figure GDA0002637505640000125
每码元的比特数目为：
Figure GDA0002637505640000126
图5解说了3线、3相PHY中的接收机的示例500。该3线、3相示例解说了适用于M线、N相接收机的其他配置的操作的某些原理。比较器502和解码器504被配置成提供三条传输线512a、512b和512c中的每一条传输线的状态以及这三条传输线的状态与前一码元周期中传送的状态相比而言的变化的数字表示。串-并转换器506组装7个连贯状态以产生一组7个码元供解映射器508处理以获得16比特数据，该16比特数据可被缓冲在先入先出(FIFO)寄存器510或类似物中。
图6是解说3线3相通信链路的示例中的6种状态和30种可能状态转变的状态图600。例如，通信链路可根据MIPI联盟C-PHY协议来操作。通信链路的信令状态由在发射机使用的传输时钟定义的时间历时(码元传输区间)内传送的码元来定义。通信链路的信令状态可被表征为在该通信链路的三条导线中的每条导线上传送的3相信号的相位和极性，其中每条导线携带3相信号的关于其他两条导线相移的版本。相移可标称地设置为120°。即，对于每个码元传输区间，在每条导线上传送的信号与在其他两条导线上传送的信号处于不同相位。这三个相位可包括两个相反极性信令状态和未驱动状态。在一个示例中，这三个状态包括+V状态、0V状态和-V状态。在另一示例中，这三个状态包括+V状态、+V/2状态和0V状态，其中+V/2可以是未驱动状态。3相信号可提供三种可能的相位状态{P1,P2,P3}，并且3相信号可在两个方向上旋转：P1->P2->P3->P1或者P1->P3->P2->P1。一般而言，当前码元定义这三条导线的第一信令状态，并且下一码元定义这三条导线的第二信令状态，其中至少一条导线在第一信令状态与第二信令状态之间改变信令状态。
图6通过描绘所有可能状态602、604、606、612、614和616来扩展图4中的状态转变图450并且解说了关于个体状态602、604、606、612、614和616的转变编码的一个示例的操作。可能的状态602、604、606、612、614和616包括图4的相位转变图450中解说的相位状态S1、S2和S3的正极性和负极性版本。为了清楚起见，该相位/极性状态集合以字母标记且包括{+x,-x,+y,-y,+z,-z}，其中例如+x和–x表示具有相同相位状态但是具有不同极性的状态。如在模型状态元素620中所示，状态图600中的每种状态602、604、606、612、614和616包括示出分别在导线310a、310b和310c上传送的信号402、404和406的电压状态的字段622。例如，在状态602(+x)中，信号402＝+1，信号404＝-1且信号406＝0。
还在图6中示出了状态602、604、606、612、614和616之间的可能的转变路径(例如参见模型转变路径624)。如本文提及的，可通过确保通信链路的信令状态的转变在每对连贯传送的码元之间的边界处发生来将时钟信息嵌入在3相信号中。从任何当前状态602、604、606、612、614或616有5种可能状态可用
MIPI联盟C-PHY布线未对齐
MIPI联盟C-PHY接口可被用于互连设备内、芯片载体上、电路板或类似物上的各种IC器件。在一些实例中，可以存在用于导线、迹线或其他连接器的定位和/或路由的有限选项。在此类实例中，将第一设备的输入连接至耦合于多线接口的第二设备的输出而不管输入和输出的功能对齐可以是优选的或必需的。图7解说了支持3线接口中的非对齐导线702a、702b、702c(A、B和C)上的通信的接收机700的示例，并且图8解说了支持3线接口中的非对齐导线802a、802b、802c(A、B和C)上的通信的发射机800的示例。
在图7中解说的示例中，在可被称为CBA配置的配置中，接收机700可耦合至发射机800，以使得接收机700的A输入连接至发射机800的C输出，接收机700的B输入连接至发射机800的B输出，并且接收机700的C输入连接至发射机800的A输出。在3线接口被配置成用于例如C-PHY接口的低功率模式中的单端操作时，复用器706a、706b、706c可被用于重新对齐这三条导线702a、702b、702c。在CBA示例中，复用器706a、706b、706c可被控制以产生至码元解码逻辑的输入的ABC对齐。复用器706a、706b、706c可被提供在线接收机704a、704b、704c与码元解码逻辑和电路之间。
图7包括示出选择值726的表720，选择值726可被用于控制复用器706a、706b、706c以用于3线接口中的可能的布线排列724，其中每个排列由排列号722标识。另外，该表指示根据本文公开的某些方面提供的反相控制信号728的状态。
在图8中解说的示例中，在可被称为BCA配置的配置中，发射机800可耦合至接收机700，以使得发射机800的A输出连接至接收机700的B输入，发射机800的B输出连接至接收机700的C输入，并且发射机800的C输出连接至接收机700的A输入。在3线接口被配置成用于例如C-PHY接口的低功率模式中的单端操作时，复用器806a、806b、806c可被用于重新对齐这三条导线802a、802b、802c。在BCA示例中，复用器806a、806b、806c可被控制以产生用于3条导线上的传输的ABC配置。复用器806a、806b、806c可被提供在线接收机804a、804b、804c与码元解码逻辑和电路之间。
图8包括示出选择值826的表820，选择值826可被用于控制复用器806a、806b、806c以用于3线接口中的可能的布线排列824，其中每个排列由排列号822标识。另外，该表指示根据本文公开的某些方面提供的反相控制信号828的状态。
非对齐可通过控制接收机700的复用器706a、706b、706c和/或发射机800的复用器806a、806b、806c来校正。例如，如果仅一个设备装备有具有相应的复用器706a、706b、706c和806a、806b、806c的接收机700和/或发射机800，则非对齐可被校正。当两个设备均装备有能够校正非对齐的接收机700和/或发射机800时，一个设备可被指派负责校正非对齐(例如，接收方设备或传送方设备可以负责)。在一些实例中，两个设备均可操作它们相应的接收机700和/或发射机800以匹配3线接口的布线配置。即，两个设备均可控制它们相应的复用器706a、706b、706c和/或806a、806b、806c以将内部连接器与3线链路的预定义布线配置对齐。
根据本文公开的某些方面，可以在不使用复用器、切换矩阵等的情况下校正3相、3线接口中的布线非对齐。图9是解说可被用于校正非对齐信号的3相编码的某些方面的示图900。在示图900中，3相三重导线中的A、B和C导线被表示为共同表示这三条导线的所有六种可能排列的圆圈902、904、906、908、910、912上的点。圆圈902、904、906、908、910、912包括对应于图7和8中标识的排列号722、822的数字标识。在每个圆圈902、904、906、908、910、912上，与由圆圈902、904、906、908、910、912表示的导线配置一起提供正确地对齐的接口中的对齐的导线配置(即，对齐的导线A’、B’、C’)。
图10是解说三条导线的所有可能信令状态1002、1004、1006、1012、1014、1016的状态图1000，以及所解说的从每个状态的所有可能转变。状态图1000中的转变可由翻转、旋转、极性(FRP)码元1026来表示，其具有以下组中的三比特二进制值之一：{000,001,010,011,100}。FRP码元1026的旋转比特1022指示与到下一状态的转变相关联的相位旋转的方向。在到下一状态的转变涉及极性改变时，FRP码元1026的极性比特1024被设为二进制1。在FRP码元1026的翻转比特1020被设为二进制1时，旋转和极性值可被忽略和/或为0。翻转表示仅涉及极性改变的状态转变。相应地，在发生翻转时，3相信号的相位不被认为在旋转，并且在发生翻转时极性比特是冗余的。FRP码元1026对应于每个转变的导线状态改变。状态图1000可被分开成包括正极性状态1008、1002、1004的内圆1006以及涵盖负极性状态1012、1014、1016的外圆1018。
继续参照图9和10，码元转变处的极性改变导致极性状态的相同改变而不管导线的排列。即，从正极性状态1002、1004或1006(即，内圆1008)到负极性状态1012、1014或1016(即，外圆1018)的改变生成定义FRP码元1026的极性和翻转比特的相同性质。
FRP码元1026的旋转比特1022不受导致状态的顺时针(或逆时针)次序作为导线排列的结果而被保留的非对齐的影响。例如，针对被表示为‘0’排列(圆圈902)、‘3’排列(圆圈910)和‘4’排列(圆圈906)的ABC、BCA和CAB配置,导线的顺时针次序保持恒定。FRP码元1026的旋转比特1022因导致状态的顺时针(或逆时针)次序作为导线排列的结果而被更改的非对齐而反相。例如，针对被表示为‘1’排列(圆圈908)、‘2’排列(圆圈904)和‘5’排列(圆圈912)的ACB、BAC和CBA配置，导线的顺时针次序被颠倒。图11中的表1100将未排列的三重导线的导线状态映射至针对导线配置的不同排列发生的状态。任何信号对的简单交换(例如，配置BAC、ACB、CBA)将改变旋转方向，但是极性比特1024和翻转比特1020不受影响。
根据本文公开的某些方面来构造的某些发射机和接收机可使FRP码元1026的旋转比特1022反相以校正3线、3相接口(包括例如MIPI联盟C-PHY高速模式接口)中的导线非对齐。在一个示例中，FRP码元1026的旋转比特1022可在根据本文公开的某些方面来适配的发射机的编码器处被反相。在另一示例中，FRP码元1026的旋转比特1022可在根据本文公开的某些方面来适配的接收机的解码器处被反相。在另一示例中，FRP码元1026的旋转比特1022可在根据本文公开的某些方面来适配的接收机的解映射器处被反相。在另一示例中，FRP码元1026的旋转比特1022可在根据本文公开的某些方面来适配的发射机的映射器处被反相。
图12解说了被配置成用于3线、3相接口的发射机1200和接收机1220。16比特数据字被接收作为至发射机1200中的映射器1202的输入1212。映射器1202将该16比特数据映射成表示7个码元的21比特字。这7个码元是使用并行到串行转换器在3比特码元序列1216中提供的。该3比特码元序列1216中的每个码元可被提供为或者用于提供至码元编码器/驱动器1206的FRP码元1026输入，该码元编码器/驱动器1206被配置成在3线链路1210上提供信令状态序列1208。
在接收机1220处，接收机/码元解码器1224解码从数据链路1210接收的FRP码元序列1222。在经导线对齐或经对齐校正的操作中，接收机/码元解码器1224产生被提供给串行到并行转换器1226的FRP码元序列1222，该串行到并行转换器1226进而向解映射器1228提供21比特字。解映射器1228的16比特输出1230对应于发射机1200的输入1212。
如本文提及的，在接收机1220处接收的FRP码元序列1222可能由于导线非对齐而看上去不同于由发射机1200传送的3比特码元序列1216。
图13是解说可被用于校正导线非对齐的逻辑的第一示例的示意性框图1300。第一示例的逻辑可用于接收机中。反相逻辑(诸如异或门1302)可由反相控制(Rx_InvR)信号728控制，该Rx_InvR信号728可使用根据图7的表720配置的逻辑来生成。Rx_InvR信号728可在3条导线的顺时针次序(从次序ABC)颠倒时处于逻辑“真”电平，并且该“真”逻辑电平可以使异或门1302将由接收机/码元解码器1224输出的旋转比特反相，由此校正布线非对齐。
图14是解说可被用于校正导线非对齐的逻辑的第二示例的示意性框图。第二示例的逻辑可用于发射机中。反相逻辑(诸如异或门1402)可由反相控制(Tx_InvR)信号828控制，该Tx_InvR信号828可使用根据图8的表820配置的逻辑来生成。Tx_InvR信号828可在3条导线的顺时针次序(从次序ABC)颠倒时处于逻辑“真”电平，并且该“真”逻辑电平可以使异或门1402将提供给接收机/码元编码器1206的旋转比特反相，由此校正布线非对齐。
在一些实例中，旋转比特的反相是在部署在发射机1200侧的映射器1202与并行到串行转换器1204之间的21比特总线1214上和/或在接收机1220的串行到并行转换器1226与解映射器1228之间的21比特总线1236上执行的。在这些示例中，可以为21比特总线中的7个旋转比特中的每一者提供进行反相的异或门。
现在参照图15，可以在根据本文公开的某些方面来适配的映射器1502或解映射器1522中校正布线未对齐。在发射机1500中，映射器1502可被适配成修改映射准则和/或在将数据映射成FRP码元序列中使用的一个或多个表。相应地，映射器1502可通过产生经更改的与用于对齐的3线接口的编码不一致的FRP码元来响应Tx_InvR信号828上的“真”逻辑电平。对经更改的FRP码元的编码可按在接收机1520处产生正确解码的方式受到3线接口的未对齐的影响。在接收机1520中，解映射器1522可被适配成修改映射准则和/或在从FRP码元序列解映射数据中使用的一个或多个表。相应地，解映射器1522可通过在未对齐的3线接口上的传输中已更改FRP码元时产生对应于输入1212的输出1230来响应Rx_InvR信号728上的“真”逻辑电平。
在一些实例中，根据本文公开的某些方面来构造的发射机1200、1500和/或接收机1220、1520可在半导体IC设备上提供。在一个示例中，IC设备可在预期互连配置将保持固定的情况下安装在电路板上。在此示例中，对于该特定设备而言，关于是否使旋转比特反相的决定将保持恒定。即，Rx_InvR信号728和Tx_InvR信号828设置保持恒定。Rx_InvR信号728和Tx_InvR信号828、或者映射器1502、码元编码器/驱动器1206、解映射器1522和/或接收机/码元解码器1224中的内部标志和/或开关可指示布线配置，或者排列可以是发送给PHY的配置参数。在一个示例中，配置参数的范围可以在0到5之间(指示确切的排列)，并且PHY可按分别与图7和8的表720、820中所示的逻辑一致的方式确定是否要使FRP码元1026的旋转比特反相。
根据某些方面，3线链路中的导线的配置可以在3线、3相链路的启动或训练期间被确定。在一些实例中，在3线链路上传送诸码元以实现接收机处的时钟捕获并且用于其他目的。在一些实例中，传送在布线对齐时可识别并且在布线未对齐时不可识别的固定的码元序列。接收机可在同步期间交替旋转比特的反相状态直至识别出同步序列，并且可由此确定在正常操作期间是否需要反相。
图16是解说了采用可被配置成执行本文所公开的一个或多个功能的处理电路1602的装置的硬件实现的简化示例的概念图1600。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1602来实现。处理电路1602可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1604。处理器1604的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。该一个或多个处理器1604可包括执行特定功能并且可由软件模块1616中的一者来配置、扩增或控制的专用处理器。该一个或多个处理器1604可通过在初始化期间加载的软件模块1616的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1616来进一步配置。
在所解说的示例中，处理电路1602可以用由总线1610一般化地表示的总线架构来实现。取决于处理电路1602的具体应用和整体设计约束，总线1610可包括任何数目的互连总线和桥接器。总线1610将各种电路链接在一起，包括一个或多个处理器1604、以及存储1606。存储1606可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1610还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1608可提供总线1610与一个或多个线接口电路1612之间的接口。可针对处理电路所支持的每种联网技术来提供线接口电路1612。在一些实例中，多种联网技术可共享线接口电路1612中出现的电路系统或处理模块中的一些或全部。每个线接口电路1612提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1618(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1618可直接或通过总线接口1608通信地耦合到总线1610。
处理器1604可负责管理总线1610和一般处理，包括执行存储在计算机可读介质(其可包括存储1606)中的软件。在这一方面，处理电路1602(包括处理器1604)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储1606可被用于存储由处理器1604在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。
处理电路1602中的一个或多个处理器1604可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1606中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1606可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，CD或DVD)、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、RAM、ROM、可编程ROM(PROM)、可擦式PROM(EPROM)、EEPROM、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1606还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其它合适介质。计算机可读介质和/或存储1606可驻留在处理电路1602中、处理器1604中、在处理电路1602外部、或跨包括该处理电路1602在内的多个实体分布。计算机可读介质和/或存储1606可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现贯穿本公开给出的所描述的功能性。
存储1606可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1616。软件模块1616中的每一者可包括在安装或加载到处理电路1602上并由一个或多个处理器1604执行时有助于运行时映像1614的指令和数据，该运行时映像1614控制一个或多个处理器1604的操作。在被执行时，某些指令可使得处理电路1602执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1616中的一些可在处理电路1602初始化期间被加载，并且这些软件模块1616可配置处理电路1602以实现本文所公开的各种功能的执行。例如，一些软件模块1616可配置处理器1604的内部设备和/或逻辑电路1622，并且可管理对外部设备(诸如，线接口电路1612、总线接口1608、用户接口1618、定时器、数学协处理器等)的访问。软件模块1616可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1602提供的各种资源的访问。这些资源可包括存储器、处理时间、对线接口电路1612的访问、用户接口1618等。
处理电路1604的一个或多个处理器1602可以是多功能的，由此软件模块1616中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1604可附加地被适配成管理响应于来自例如用户接口1618、线接口电路1612和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1604可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1604服务的任务集。在一个示例中，多任务环境可使用分时程序1620来实现，该分时程序1620在不同任务之间传递对处理器1604的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1604的控制权返回给分时程序1620。当任务具有对一个或多个处理器1604的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1620可包括操作系统、在循环基础上转移控制权的主环路、根据各功能的优先级化来分配对一个或多个处理器1604的控制权的功能、和/或通过将对一个或多个处理器1604的控制权提供给处置功能来对外部事件作出响应的中断驱动式主环路。
在一个示例中，处理电路1602可被提供在一装置中，该装置包括耦合至线接口电路1612并且配置成使用在3线通信链路的所有三条导线上以不同相位传送的3相信号来传达数据的通信接口；以及配置成校正在3线通信链路上携带的两个或更多个信号之间的相位关系的校正逻辑。处理电路1602可被配置成：确定3线通信链路的未对齐的存在；以及在3线通信链路的涉及两条或更多条导线的未对齐被确定会影响在该3线接口上携带的两个或更多个信号之间的相位关系时，使校正逻辑将对应于该3线接口的信令状态的转变的3比特码元中的第一比特反相。
处理电路1602可被配置成基于确定是否存在3线通信链路的未对齐来选择用于将数据值映射成码元序列的表。每个码元可以是3比特码元，其中在3线通信链路的未对齐被确定会影响该两个或更多个信号之间的相位关系时选择的第一表中使第一比特反相。在3线通信链路的未对齐被确定不会影响该两个或更多个信号之间的相位关系时选择的第二表中，该码元序列中的每个码元中的第一比特不被反相。
处理电路1602可被配置成通过翻转在3线通信链路的同步期间在3线通信链路上传送的码元序列中的每个码元中的第一比特直至从码元序列中解码出同步信息来确定3线通信链路的未对齐的存在。存储1606可维护指示3线通信链路的未对齐是否存在的配置信息。
图17是无线通信方法的流程图1700。该方法可由配置成使用在3线通信链路上传送的3相信号来通信的设备执行。在一个示例中，该设备可包括处理电路1602或者与处理电路1602协作。
在框1702，该设备可确定3线通信链路的涉及两条或更多条导线的未对齐的存在。该3相信号必须在3线通信链路中的所有导线上以不同相位传送。
在框1704，该设备可在3线通信链路的未对齐被确定会影响在3线通信链路上携带的两个或更多个信号之间的相位关系时使对应于3线通信链路的信令状态的转变的3比特码元的第一比特反相。使第一比特反相可以反转3线通信链路的未对齐的影响。
根据某些方面，该设备可通过确定耦合至3线通信链路的接收机已检测到3相信号在3线通信链路的信令状态的转变处的状态之间的不正确的相位旋转方向来确定3线通信链路的未对齐的存在。在一个示例中，可在已知或者预期相位旋转方向时准确地确定未对齐。例如，由C-PHY标准针对高速突发的开始处的传输定义的一个或多个前置码可被用于确定未对齐的存在或不存在。
图18是解说可在C-PHY 3相接口中存在的某一信令的示图1800。该信令可包括由根据C-PHY标准操作的接口定义和/或使用的传输。启动序列1820可被提供以使接收机能够生成并且同步其接收时钟。启动序列1820可包括起始前置码1802、可任选的用户前置码1804、末尾前置码1806、以及同步序列1808。在启动序列1820之后，数据1810可在7码元分组中被传送。为了本说明书的目的，使用在图10中解说的3比特FRP码元1026来标识启动序列1820的组件元素，该3比特FRP码元1026被用于为每个码元选择3线通信链路的信令状态。
如所解说的，起始前置码1802包括具有为3的FRP值的7个码元。在起始前置码1802中提供的码元的数目可基于管控3相接口的操作的规范和/或可根据应用需要来选择。在一个示例中，也可被称为“预开始”的起始前置码1802可具有范围可在7个码元与448个码元之间的码元数目。用户前置码1804在被传送时包括14个用户定义的码元，并且末尾前置码1806包括具有为3的FRP值的7个码元。同步序列1808具有7个码元的唯一性组合，该组合例如可以具有为3的FRP值的码元开始和结束，其中其余5个码元具有为4的FRP值。
在一些实例中，该设备可被适配或配置成使用起始前置码1802来确定3线通信链路的未对齐的存在或不存在，其中起始前置码1802中的该至少7个码元中的每一个码元具有为3的FRP值(没有翻转、正(顺时针)旋转、以及使极性反相)。在发生导线未对齐以使得这些导线在使旋转反相的序列中被排列时，前置码将被接收作为各自具有为1的FRP值的码元序列。在接收机中提供的自检测电路可随后在每个高速突发的开始处监视起始前置码1802。在一些实例中，可在第一高速突发期间和/或在已在高速传输中检测到错误之后发生的下一高速突发期间评估3线通信链路中的导线的配置。在一些实例中，启动序列1820的其他字段可被用于确定或确认3线通信链路中的导线的配置。一旦被确定，3线通信链路中的导线的配置就可被用于配置低功率模式驱动器和接收机。
再次参照图17，在一些示例中，该设备可从3线通信链路接收3相信号。3比特码元的第一比特可指示3相信号在3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
在一些示例中，该设备可在3线通信链路上传送3相信号。3比特码元的第一比特可控制3相信号在3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
在一些示例中，该设备可基于是否确定存在3线通信链路的未对齐来选择由映射器使用的表。3比特码元可以是由映射器生成的码元序列中的一个码元。该码元序列可对要在3线通信链路上传送的数据进行编码。在3线通信链路的未对齐被确定会影响该两个或更多个信号之间的相位关系时选择的第一表中，可以使该码元序列中的每个码元中的第一比特反相。在3线通信链路的未对齐被确定不会影响该两个或更多个信号之间的相位关系时选择的第二表中，该码元序列中的每个码元中的第一比特可以不被反相。
在一些示例中，该设备可选择由解映射器使用的表以从接收自3线通信链路的码元序列中解码数据。该表是基于是否确定存在3线通信链路的未对齐而从多个表中选择的。
在一些示例中，该设备可通过在同步时段期间从3线通信链路接收一个或多个码元序列并且在不使由解映射器电路输出的旋转比特反相的情况下成功地解码一个或多个同步字时确定3线通信链路被正确对齐的方式确定3线通信链路的未对齐的存在。
在一些示例中，该设备可通过在3线通信链路的同步期间将接收自3线通信链路的码元序列中的每个码元中的第一比特反相、在使每个码元中的第一比特反相的情况下从码元序列中解码出同步信息时确定3线通信链路未对齐的方式确定3线通信链路的未对齐的存在。
在一些示例中，从由该设备维护的配置信息确定3线通信链路的未对齐的存在。
在一些示例中，3线通信链路可根据MIPI联盟C-PHY 3相信令标准来操作。
图19是解说采用处理电路1902的装备1900的硬件实现的简化示例的示图。处理电路1902可以用由总线1920一般化地表示的总线架构来实现。取决于处理电路1902的具体应用和整体设计约束，总线1920可包括任何数目的互连总线和桥接器。总线1920将包括一个或多个处理器和/或硬件模块(由处理器1916、模块或电路1904、1906和1908、多个不同的编码器1910、可配置成驱动通信链路1914的连接器或导线的线驱动器、以及计算机可读存储介质1918表示)的各种电路链接在一起。总线1920还可链接各种其他电路(诸如定时源、外围设备、稳压器和功率管理电路)，这些电路在本领域中是众所周知的，并且因此将不再进一步描述。
处理器1916负责一般性处理，包括执行存储在计算机可读存储介质1918上的软件。该软件在由处理器1916执行时使处理电路1902执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1918还可被用于存储由处理器1916在执行软件时操纵的数据。处理电路1902进一步包括模块1904、1906和1908中的至少一个模块。这些模块可以是在处理器1916中运行的软件模块、驻留/存储在计算机可读存储介质1918中、是耦合至处理器1916的一个或多个硬件模块、或是其某种组合。
在一种配置中，用于无线通信的装备1900包括用于确定3线接口的涉及两条或更多条导线的未对齐的存在的电路或模块1904、以及用于在3线接口的未对齐被确定会影响在这三条导线上携带的两个或更多个信号之间的相位关系时使编码在3线总线的信令状态的转变中的3比特码元的第一比特反相的电路或模块1904、1906。
在一个示例中，装备1900可包括用于在3线通信链路1914的三条导线中的每条导线上以不同相位传送3相信号的装置1904、1906、1912，包括将数据编码在通信链路1914的三条导线的信令状态的转变中的编码器1904。装备1900可包括用于确定3线接口的涉及通信链路1914的两条或更多条导线的未对齐的存在的装置1908。装备1900可包括用于校正在这三条导线上携带的两个或更多个信号之间的相位关系的装置1908，包括配置成在3线通信链路1914的未对齐被确定会影响该两个或更多个信号之间的相位关系时使对应于3线通信链路1914的信令状态的转变的3比特码元的第一比特反相的逻辑。
在一些示例中，3相信号由总线接口电路1912从3线通信链路接收。3比特码元的第一比特可指示3相信号在3线通信链路1914的信令状态的转变处的状态之间的相位旋转方向。
在一些示例中，装备1900在3线通信链路1914上传送3相信号。3比特码元的第一比特可控制3相信号在3线通信链路1914的信令状态的转变处的状态之间的相位旋转方向。
在一些示例中，数据可被映射成码元序列，包括在3线通信链路的未对齐被确定存在时由映射器使用的第一表以及在3线通信链路的未对齐被确定不存在时由映射器使用的第二表。3比特码元可以是由映射器生成的码元序列中的一个码元，该码元序列编码数据以供在3线通信链路上传输。
在一些示例中，数据可从接收自3线通信链路1914的码元序列中解码，包括在3线通信链路的未对齐被确定存在时由解映射器使用的第一表以及在3线通信链路1914的未对齐被确定不存在时由解映射器使用的第二表。
在一些示例中，装备1900可检测接收自3线通信链路1914的同步字。第一电路可被配置或适配成在同步时段期间检测从接收自3线通信链路1914的码元序列中解码的同步字。第二电路可在第一模式中操作以使该码元序列中的每个码元的第一比特反相。第一比特在第二模式中不被反相。控制逻辑可使第二电路在第一模式与第二模式之间翻转直至第一电路检测到同步字。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所述的各个方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (28)

1.一种在配置成使用在3线通信链路上传送的3相信号来在两个或更多个设备之间进行通信的设备上操作的数据传输方法，包括：
确定所述3线通信链路的涉及两条或更多条导线的未对齐的存在，其中所述3相信号必须在所述3线通信链路的所有导线上以不同相位来传送；以及
在所述3线通信链路的未对齐被确定会影响在所述3线通信链路上携带的两个或更多个信号之间的相位关系时，将对应于所述3线通信链路的信令状态的转变的3比特码元的第一比特反相，
其中将所述第一比特反相反转了所述3线通信链路的未对齐的影响，并且
其中所述3线通信链路是根据移动行业处理器接口(MIPI)联盟3相信令标准来操作的。
2.如权利要求1所述的方法，其特征在于，确定所述3线通信链路的未对齐的存在包括：
确定耦合至所述3线通信链路的接收机已检测到所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的不正确的相位旋转方向。
3.如权利要求1所述的方法，其特征在于，所述设备从所述3线通信链路接收所述3相信号，并且其中所述3比特码元的所述第一比特指示所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
4.如权利要求1所述的方法，其特征在于，所述设备在所述3线通信链路上传送所述3相信号，并且其中所述3比特码元的所述第一比特控制所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
5.如权利要求1所述的方法，其特征在于，进一步包括：
基于是否确定存在所述3线通信链路的未对齐来选择由映射器使用的表，其中所述3比特码元是由所述映射器生成的码元序列中的一个码元，所述码元序列对要在所述3线通信链路上传送的数据进行编码，
其中在所述3线通信链路的未对齐被确定会影响所述两个或更多个信号之间的相位关系时选择的第一表中，将所述码元序列中的每个码元中的第一比特反相，并且
其中在所述3线通信链路的未对齐被确定不会影响所述两个或更多个信号之间的相位关系时选择的第二表中，所述码元序列中的每个码元中的第一比特不被反相。
6.如权利要求1所述的方法，其特征在于，进一步包括：
选择由解映射器使用的表以从接收自所述3线通信链路的码元序列中解码数据，其中所述表是基于是否确定存在所述3线通信链路的未对齐而从多个表中选择的。
7.如权利要求1所述的方法，其特征在于，确定所述3线通信链路的未对齐的存在包括：
在同步时段期间从所述3线通信链路接收一个或多个码元序列；以及
在不将由解映射器电路输出的旋转比特反相的情况下成功地解码一个或多个同步字时，确定所述3线通信链路被正确地对齐。
8.如权利要求1所述的方法，其特征在于，确定所述3线通信链路的未对齐的存在包括：
在所述3线通信链路的同步期间将接收自所述3线通信链路的码元序列中的每个码元中的第一比特反相；以及
在码元序列中的每个码元中的第一比特被反相的情况下从所述码元序列中解码出同步信息时，确定所述3线通信链路未对齐。
9.如权利要求1所述的方法，其特征在于，所述3线通信链路的未对齐的存在是从由所述设备维护的配置信息确定的。
10.一种用于两个或更多个设备之间的通信的装备，所述装备包括：
用于在3线通信链路的三条导线中的每条导线上以不同相位传送3相信号的装置，该装置包括将数据编码在所述三条导线的信令状态的转变中的编码器；
用于确定所述3线通信链路的涉及两条或更多条导线的未对齐的存在的装置；以及
用于校正在所述三条导线上携带的两个或更多个信号之间的相位关系的装置，该装置包括配置成在所述3线通信链路的未对齐被确定会影响所述两个或更多个信号之间的所述相位关系时将对应于所述3线通信链路的信令状态的转变的3比特码元的第一比特反相的逻辑，
其中所述3线通信链路是根据移动行业处理器接口(MIPI)联盟3相信令标准来操作的。
11.如权利要求10所述的装备，其特征在于，所述3相信号是从所述3线通信链路接收的，并且其中所述3比特码元的所述第一比特指示所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
12.如权利要求10所述的装备，其特征在于，所述装备在所述3线通信链路上传送所述3相信号，并且其中所述3比特码元的所述第一比特控制所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
13.如权利要求10所述的装备，其特征在于，进一步包括：
用于将数据映射成3比特码元的序列的装置，该装置包括在所述3线通信链路的未对齐被确定存在时由映射器使用的第一表以及在所述3线通信链路的未对齐被确定不存在时由所述映射器使用的第二表。
14.如权利要求10所述的装备，其特征在于，进一步包括：
用于从接收自所述3线通信链路的码元序列中解码数据的装置，该装置包括在所述3线通信链路的未对齐被确定存在时由解映射器使用的第一表以及在所述3线通信链路的未对齐被确定不存在时由所述解映射器使用的第二表。
15.如权利要求10所述的装备，其特征在于，进一步包括用于检测接收自所述3线通信链路的同步字的装置，该装置包括：
第一电路，其配置成在同步时段期间检测从接收自所述3线通信链路的码元序列中解码的所述同步字；
第二电路，其在第一模式中操作以将所述码元序列中的每个码元的第一比特反相，其中每个码元的第一比特在第二模式中不被反相；以及
控制逻辑，其使所述第二电路在所述第一模式与所述第二模式之间翻转直至所述第一电路检测到所述同步字。
16.一种用于两个或更多个设备之间的通信的装置，所述装置包括：
通信接口，其配置成使用在3线通信链路的所有三条导线上以不同相位传送的3相信号来传达数据；
校正逻辑，其配置成校正在所述3线通信链路上携带的两个或更多个信号之间的相位关系；以及
处理电路，其配置成：
确定所述3线通信链路的未对齐的存在；以及
在所述3线通信链路的涉及两条或更多条导线的未对齐被确定会影响在所述3线通信链路上携带的两个或更多个信号之间的所述相位关系时，使所述校正逻辑将对应于所述3线通信链路的信令状态的转变的3比特码元的第一比特反相，
其中所述3线通信链路是根据移动行业处理器接口(MIPI)联盟3相信令标准来操作的。
17.如权利要求16所述的装置，其特征在于，所述处理电路被配置成：
基于是否确定存在所述3线通信链路的未对齐来选择用于将数据值映射成码元序列的表，
其中在所述3线通信链路的未对齐被确定会影响所述两个或更多个信号之间的相位关系时选择的第一表中，将所述码元序列中的每个码元中的第一比特反相，并且
其中在所述3线通信链路的未对齐被确定不会影响所述两个或更多个信号之间的相位关系时选择的第二表中，所述码元序列中的每个码元中的第一比特不被反相。
18.如权利要求16所述的装置，其特征在于，所述处理电路被配置成通过以下操作来确定所述3线通信链路的未对齐的存在：
在所述3线通信链路的同步期间翻转在所述3线通信链路上传送的码元序列中的每个码元中的第一比特，直至从码元序列中解码出同步信息。
19.如权利要求16所述的装置，其特征在于，进一步包括：
维护指示所述3线通信链路的未对齐是否存在的配置信息的存储设备。
20.一种具有一条或多条指令的处理器可读存储介质，所述指令在由处理电路的至少一个处理器执行时使所述处理电路：
确定3线通信链路的涉及两条或更多条导线的未对齐的存在，其中3相信号在所述3线通信链路的所有导线上以不同相位来传送；以及
在所述3线通信链路的未对齐被确定会影响在所述3线通信链路上携带的两个或更多个信号之间的相位关系时，将对应于所述3线通信链路的信令状态的转变的3比特码元的第一比特反相，
其中将所述第一比特反相反转了所述3线通信链路的未对齐的影响，其中所述3线通信链路被用于两个或更多个设备之间的通信，
其中所述3线通信链路是根据移动行业处理器接口(MIPI)联盟3相信令标准来操作的。
21.如权利要求20所述的处理器可读存储介质，其特征在于，所述一条或多条指令使得所述处理电路：
确定耦合至所述3线通信链路的接收机已检测到所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的不正确的相位旋转方向。
22.如权利要求20所述的处理器可读存储介质，其特征在于，所述3相信号是从所述3线通信链路接收的，并且其中所述3比特码元的所述第一比特指示所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
23.如权利要求20所述的处理器可读存储介质，其特征在于，所述3相信号是在所述3线通信链路上传送的，并且其中所述3比特码元的所述第一比特控制所述3相信号在所述3线通信链路的信令状态的转变处的状态之间的相位旋转方向。
24.如权利要求20所述的处理器可读存储介质，其特征在于，所述一条或多条指令使得所述处理电路：
基于是否确定存在所述3线通信链路的未对齐来选择由映射器使用的表，其中所述3比特码元是由所述映射器生成的码元序列中的一个码元，所述码元序列对要在所述3线通信链路上传送的数据进行编码，
其中在所述3线通信链路的未对齐被确定会影响所述两个或更多个信号之间的相位关系时选择的第一表中，将所述码元序列中的每个码元中的第一比特反相，并且
其中在所述3线通信链路的未对齐被确定不会影响所述两个或更多个信号之间的相位关系时选择的第二表中，所述码元序列中的每个码元中的第一比特不被反相。
25.如权利要求20所述的处理器可读存储介质，其特征在于，所述一条或多条指令使得所述处理电路：
选择由解映射器使用的表以从接收自所述3线通信链路的码元序列中解码数据，其中所述表是基于所述3线通信链路是否被确定为未对齐而从多个表中选择的。
26.如权利要求20所述的处理器可读存储介质，其特征在于，所述一条或多条指令使得所述处理电路：
在同步时段期间从所述3线通信链路接收一个或多个码元序列；以及
在不将由解映射器电路输出的旋转比特反相的情况下成功地解码一个或多个同步字时，确定所述3线通信链路被正确地对齐。
27.如权利要求20所述的处理器可读存储介质，其特征在于，所述一条或多条指令使得所述处理电路：
在所述3线通信链路的同步期间将接收自所述3线通信链路的码元序列中的每个码元中的第一比特反相；以及
在每个码元中的第一比特被反相的情况下从码元序列中解码出同步信息时，确定所述3线通信链路未对齐。
28.如权利要求20所述的处理器可读存储介质，其特征在于，所述3线通信链路的未对齐的存在是从由所述处理电路维护的配置信息确定的。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
JP2017026936A (ja) * 2015-07-27 2017-02-02 シナプティクス・ジャパン合同会社 半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュール
US9520988B1 (en) * 2015-08-04 2016-12-13 Qualcomm Incorporated Adaptation to 3-phase signal swap within a trio
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
KR101899247B1 (ko) 2017-05-31 2018-09-14 한양대학교 산학협력단 동시 스위칭 잡음을 제거하는 송신기 및 이에 있어서 데이터 전송 방법
US10950198B2 (en) * 2017-07-05 2021-03-16 Intel Corporation Combination circuitry for multiple embedded display transmission protocols
CN109286460B (zh) * 2017-07-21 2021-06-08 北京智云芯科技有限公司 一种基于无线通信的时间同步方法和系统
US10355894B2 (en) * 2017-09-22 2019-07-16 Qualcomm Incorporated Simplified 3-phase mapping and coding
US11108604B2 (en) * 2019-08-19 2021-08-31 Qualcomm Incorporated Driver architecture for multiphase and amplitude encoding transmitters
US11106610B2 (en) * 2019-09-13 2021-08-31 Qualcomm Incorporated Seperation of low-power and high-speed analog front-end receivers
US11240077B2 (en) 2019-10-29 2022-02-01 Qualcomm Incorporated C-PHY half-rate wire state encoder and decoder
KR20210089811A (ko) * 2020-01-08 2021-07-19 삼성전자주식회사 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치
US11031939B1 (en) * 2020-03-19 2021-06-08 Mellanox Technologies, Ltd. Phase detector command propagation between lanes in MCM USR serdes
CN113179359B (zh) * 2021-04-21 2022-03-01 中国科学院长春光学精密机械与物理研究所 一种基于同步字的串行图像数据训练系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870446A (en) * 1996-03-11 1999-02-09 Adtran, Inc. Mechanism for automatically adjusting the phase of a transmission strobe clock signal to correct for misalignment of transmission clock and data signals
CN101001227A (zh) * 2006-01-09 2007-07-18 三星电子株式会社 用于三线差分信号传输的数据传输设备和方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2118003B (en) * 1982-02-02 1985-07-31 Racal Milgo Ltd Differential encoder and decoder for transmitting binary data
SE9002559D0 (sv) * 1990-08-02 1990-08-02 Carlstedt Elektronik Ab Kommunikationslaenk
US6701140B1 (en) * 2000-09-14 2004-03-02 3Com Corporation Digital receive phase lock loop with cumulative phase error correction and dynamically programmable correction rate
DE602004028144D1 (de) * 2003-10-22 2010-08-26 Nxp Bv Verfahren und einrichtung zum senden von daten über mehrere übertragungsleitungen
CA2548412C (en) * 2003-12-08 2011-04-19 Qualcomm Incorporated High data rate interface with improved link synchronization
JP4529714B2 (ja) * 2005-02-09 2010-08-25 日本電気株式会社 Ｄｌｌ回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置
US9711041B2 (en) * 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9112815B2 (en) * 2012-06-15 2015-08-18 Qualcomm Incorporated Three-phase-polarity safe reverse link shutdown
WO2008151251A1 (en) * 2007-06-05 2008-12-11 Rambus, Inc. Techniques for multi-wire encoding with an embedded clock
US8848810B2 (en) * 2008-03-05 2014-09-30 Qualcomm Incorporated Multiple transmitter system and method
US9246713B2 (en) * 2010-05-20 2016-01-26 Kandou Labs, S.A. Vector signaling with reduced receiver complexity
US20140112401A1 (en) * 2012-06-15 2014-04-24 Qualcomm Incorporated 3dynamic configuration of an n-phase polarity data communications link
US8996740B2 (en) * 2012-06-29 2015-03-31 Qualcomm Incorporated N-phase polarity output pin mode multiplexer
US9461812B2 (en) 2013-03-04 2016-10-04 Blackberry Limited Increased bandwidth encoding scheme
US9172426B2 (en) 2013-03-07 2015-10-27 Qualcomm Incorporated Voltage mode driver circuit for N-phase systems
US9178690B2 (en) * 2013-10-03 2015-11-03 Qualcomm Incorporated N factorial dual data rate clock and data recovery
US9369237B2 (en) * 2013-08-08 2016-06-14 Qualcomm Incorporated Run-length detection and correction
US9832094B2 (en) * 2014-03-24 2017-11-28 Qualcomm Incorporated Multi-wire electrical parameter measurements via test patterns
US9246666B2 (en) * 2014-03-27 2016-01-26 Intel Corporation Skew tolerant clock recovery architecture
US9521058B2 (en) * 2014-06-25 2016-12-13 Qualcomm Incorporated Multi-wire signaling with matched propagation delay among wire pairs
US9520988B1 (en) * 2015-08-04 2016-12-13 Qualcomm Incorporated Adaptation to 3-phase signal swap within a trio

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870446A (en) * 1996-03-11 1999-02-09 Adtran, Inc. Mechanism for automatically adjusting the phase of a transmission strobe clock signal to correct for misalignment of transmission clock and data signals
CN101001227A (zh) * 2006-01-09 2007-07-18 三星电子株式会社 用于三线差分信号传输的数据传输设备和方法

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