CN113960682A - 一种基于fpga的多通道数字相关器及其相关方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA的多通道数字相关器及其相关方法，所述数字相关器包括：AD采集板和数据处理板；所述AD采集板中包括多路AD芯片、第一FPGA芯片和第一通信模块；所述第一FPGA芯片中包括滤波量化模块和自相关模块；所述数据处理板中包括第二FPGA芯片和第二通信模块；所述第二FPGA芯片包括互相关模块。本发明通过AD采集板和数据处理板的设置能够减少相关器中的器件数量，通过设置FPGA芯片能够进行数据处理及缓存、保证干涉测量的实时性，还能够通过自相关和互相关处理降低信号相关度误差，从而提高后续上位机进行反演的成像质量。
Description
技术领域
本发明属于数字信号处理领域，具体涉及一种基于FPGA的多通道数 字相关器及其相关方法。
背景技术
随着微波被动遥感技术的发展，综合孔径微波辐射计得到越来越广泛 地研究和应用，综合孔径微波辐射计采用干涉测量技术，能够通过各个天线 的间距矢量的设计和组合干涉测量得到所有小孔径天线的组合，并通过对 这些干涉测量的结果进行反演，实现成像。
通常综合孔径微波辐射计中包括模拟相关器和上位机，采用模拟相关 器承担数据处理任务，再通过上位机获取模拟相关器处理后的数据，进行反 演，实现成像。然而，模拟相关器通常采用多个乘法器和多个积分器，涉及 的器件众多，结构复杂，成本高，若需对数据缓存还需要额外添加缓存器。 乘法器和积分器处理较大采样率时，干涉测量的实时性达不到要求且得到 的信号相关度误差大。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于FPGA的 多通道数字相关器及其相关方法。本发明要解决的技术问题通过以下技术 方案实现：
一种基于FPGA的多通道数字相关器及其相关方法，所述数字相关器 包括：AD采集板和数据处理板；所述AD采集板中包括多路AD芯片、第 一FPGA芯片和第一通信模块；所述第一FPGA芯片中包括滤波量化模块 和自相关模块；
所述数据处理板中包括第二FPGA芯片和第二通信模块；所述第二 FPGA芯片中包括互相关模块。
在本发明的一个实施例中，所述多路AD芯片中包括预设寄存器，所述 预设寄存器对应有自定义参数。
在本发明的一个实施例中，所述多路AD芯片中包括片内缓冲器。
本发明的有益效果：
本发明通过AD采集板和数据处理板的设置能够减少相关器中的器件数 量，通过设置FPGA芯片能够进行数据处理及缓存、保证干涉测量的实时 性，还能够通过自相关和互相关处理降低信号相关度误差，从而提高后续 上位机进行反演的成像质量。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于FPGA的多通道数字相关器结构 示意图；
图2是AD9695芯片的寄存器配置时序图；
图3是本发明实施例提供的一种基于FPGA的多通道数字相关器的相 关方法流程示意图；
图4是数字下变频法和希尔伯特变换法实现框图；
图5是本发明实施例提供的一种AD采集板的相关方法原理示意图；
图6是本发明实施例提供的一种数据处理板的相关方法原理示意图；
图7是本发明提供的多通道时域及相位差仿真实验结果；
图8是本发明提供的正交变换仿真实验结果；
图9是本发明提供的多通道相关度仿真实验结果。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施 方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种基于FPGA的多通道数字 相关器结构示意图，所述数字相关器包括：AD(Analog digital，模数)采集 板和数据处理板。
所述AD采集板中包括多路AD芯片、第一FPGA(Field Programmable Gate Array，即现场可编程门阵列)芯片和第一通信模块；所述第一FPGA 芯片中包括滤波量化模块和自相关模块。
所述多路AD芯片用于多路中频信号的采集，第一FPGA芯片用于对 采集到的多路中频信号进行数字滤波和1bit量化处理，以及对滤波后的数 据进行自相关处理。降低资源浪费。
本发明能够对滤波后的数据进行14bit自相关运算，以及对滤波后的数 据进行1bit量化处理。对滤波后的数据进行1bit量化处理能够极大地降低 数据处理量。
所述多路AD芯片又称多通道AD芯片，如：ADI公司的AD9695模数 转换器作为多路AD芯片，所述多路AD芯片又称AD采集器件，是一款 14位双通道1300MSPS/625MSPS模数转换器(ADC)。AD9695还提供了灵 活的功耗减低选项，可以在必要时大幅度降低功耗。所有这些功能均可通过 一个3线串行接口(SPI)和或PDWN/STBY引脚进行编程。参见图2， 为AD9695芯片的寄存器配置时序图。需要说明的是，所述多路由本领域技 术人员根据业务需要进行确定，如32路。
可选的，所述多路AD芯片中包括片内缓冲器。
片内缓冲器能够确保实现较低的功耗、较小的封装尺寸和出色的易用 性。片内缓冲器能够保证多路中频信号相位对齐。
所述第一通信模块用于将量化处理结果和自相关处理结果打包传输至 数据处理板。
所述数据处理板中包括第二FPGA芯片和第二通信模块；所述第二 FPGA芯片中包括互相关模块。
所述数据处理板通过第二通信模块与AD采集板的第一通信模块连接， 实现数据传输。
第二FPGA芯片用于对量化处理后的结果继续进行多路间互相关处理。 并把互相关处理结果和AD采集板进行自相关处理的结果打包，确定为目 标相关数据。
所述第一通信模块和第二通信模块由本领域技术人员根据业务需要进 行设置，本发明不做限制。示例如，所述第一通信模块和第二通信模块为光 纤模块，即，AD采集板和数据处理板通过光纤连接，以进行数据传输。
所述光纤模块如：HTA8531-PA(发射)/HTA8532-PA(接收)，支持速 率为1Gb/s～10Gb/s。
204B光纤发送模块采用204B协议，AD采集板发送，数据处理板接 收，由于光纤的最高线速率为10Gbps，本发明选用线速率为7.2Gbps，此 时的工作时钟(核时钟)为7200/40＝180MHz，而希尔伯特滤波数据率为 300MHz，为保证数据不丢失，采用两个RAM乒乓存储，由于希尔伯特滤 波的时钟域光纤发送不在同一个时钟域，因此需要经过一个小异步FIFO，将数据转到本地时钟域，FIFO输入为300MHz(Jesd204b恢复时钟)、位 宽32位，输出为180MHz、位宽32bit。
从AD采集板发送递增数通过到数据处理板，数据处理板收到连续的 4个bc后将rx_sync信号拉高，看到6个rx_sync信号都拉高后，则手动 拉高AD板的tx_sync信号，光纤开始传输递增数。每个IP核有四个链 路，每个链路32bit，每个链路都是递增数。
在所述AD采集板采集中频信号之前，所述AD采集板还能向数据处 理板发送请求通讯信号，所述数据处理板向AD采集板发送反馈信号，AD 采集板收到反馈信号后将数据发送到数据处理板，从而开始数据传输。
本发明所述FPGA芯片如Xilinx公司的Virtex7系列的FPGA作为核心 处理器件。
本发明基于FPGA设计数字相关器，能够实现数据处理、数据缓存、高 速数据传输，适用于高采样率、高数据率、实时性要求高的场合。
可选的，所述数据处理板中包括第三通信模块。
所述第三通信模块由本领域技术人员根据业务需要进行设置，本发明 不做限制。示例如，所述第三通信模块为以太网模块。所述以太网模块如： Marvell公司的88E111吉比特以太网收发器作为物理层器件，用于 1000BASE-T、100BASE-TX和10BASE-T类型的以太网，支持用于直接连 接到MAC/Switch的吉比特介质无关接口(GMII)、串行的吉比特介质无关 接口(SGMII)、精简的GMII接口等。
所述第三通信模块能够将本发明数字相关器处理得到的目标相关数据 传输至上位机，以供上位机根据目标相关数据进行反演，实现成像。
可选的，所述多路AD芯片中包括预设寄存器，所述预设寄存器对应有 自定义参数。
通常多路AD芯片对应有数字下变频模式和全带宽模式，本发明能够 通过预设寄存器对应的自定义参数，灵活的在数字下变频模式和全带宽模 式中进行选择。本发明优先选用全带宽模式，如，对32路中频信号进行采 样时，采样时钟为1.2GHz，位宽为14bit，采用全带宽方式，不进行抽取。
本发明还能够为AD采集板和控制配电器等单机提供指令、同步信号、 接收来自控制配电器以及数据采集板的遥测信息。
综上，本发明通过AD采集板和数据处理板的设置能够减少相关器中 的器件数量，通过设置FPGA芯片能够进行数据处理及缓存、保证干涉测 量的实时性，还能够通过自相关和互相关处理降低信号相关度误差，从而提 高后续上位机进行反演的成像质量。
实施例二
请参见图3，图3是本发明实施例提供的一种基于FPGA的多通道数字相 关器的相关方法流程示意图，应用于本发明实施例一提供的数字相关器，所 述方法包括：
步骤1：通过多路AD芯片采集多路中频信号；
本发明是一种基于FPGA的多通道数据同步采集方法，能够通过多路 AD芯片采集多路中频信号。
步骤2：通过第一FPGA芯片中的滤波量化模块对所述多路中频信号进 行滤波处理，以得到每路中频信号对应的正交IQ复信号，并对所述正交IQ 复信号进行1bit量化处理，以得到比特流数据；
正交I(inphase，同相)Q(quadrature，正交)复信号。
步骤3：通过第一FPGA芯片中的自相关模块对所述正交IQ复信号进行 自相关处理，以得到每路中频信号对应的相乘累加值；
步骤4：通过第一通信模块将所述比特流数据和相乘累加值传输至第二 通信模块；
步骤5：通过第二FPGA芯片中的互相关模块对比特流数据进行互相关 处理，以得到可见度函数；
步骤6：将所述相乘累加值和可见度函数确定为目标相关数据。
本发明能够基于FPGA芯片进行自相关和互相关处理代替现有技术中 的多个乘法器和积分器，简化相关器的结构，降低成本。FPGA芯片可以实 现多路并行处理，能够提高运算速度，保证实时性。另外，本发明能够通过 AD采集板获取自相关结果以及通过数据处理板获取互相关结果，将自相关 和互相关结果结合，作为目标相关数据，以供上位机进行后续的反演成像， 基于本发明的目标相关数据能够提高反演成像的质量。
本发明能够通过第一FPGA芯片中的滤波量化模块对所述多路中频信 号进行滤波处理，以得到每路中频信号对应的正交IQ复信号。所述滤波处 理又称正交变换处理，正交变换后I路和Q路输出数据位数与数据保持一 致。
正交变换常采用的方法主要有数字下变频法和希尔伯特变换法。参见 图4，为数字下变频法和希尔伯特变换法实现框图。本发明优先选用希尔伯 特变换法。
可选的，所述步骤1之前，所述方法包括：
步骤S1：通过AD采集板向数据处理板发送请求信号；
步骤S2：所述数据处理板根据所述请求信号，向所述AD采集板反馈 回复信号，以控制所述第一通信模块和第二通信模块建立连接。
图5是本发明实施例提供的一种AD采集板的相关方法原理示意图；图6 是本发明实施例提供的一种数据处理板的相关方法原理示意图。
相关模块中I1为第1通道信号的同相结果，为滤波后信号的实部，Q1 为第1通道信号的同相结果，为滤波后信号的虚部。同样，I2为第2通道 信号的同相结果，为滤波后信号的实部，Q2为第2通道信号的同相结果， 为滤波后信号的虚部。这四个信号两两相乘后分别累加，得到四个累加值， VII12为I1和I2相乘后累加的结果，VQI12为Q1和I2相乘后累加的结果， VQQ12为Q1和Q2相乘后累加的结果，VIQ12为I1和Q2相乘后累加的 结果，这四个累加值就是通道1的信号和通道2的信号复相关的结果。
对于微波辐射计数字相关器而言，两个通道间信号复相关就是互相关， 通道信号和本身复相关就是自相关。
由于多路AD芯片输出信号对应的时钟与FPGA芯片时钟(本地时 钟)不在同一个时钟域，因此需要由FPGA芯片中的小异步FIFO(缓冲，) 将数据转到本地时钟域。
本发明在FPGA芯片进行数据处理过程中，时钟芯片周期发送同步信 号和AD采样时钟，同步信号用于控制多个多路AD输出的信号同步，AD 采样时钟控制多通道数据的采集，尤其是采样率较大时，如：采样率为 1200MHz，FIFO输入为300MHz(Jesd204b恢复时钟)、位宽14位(2个数 拼接)，输出为300MHz、位宽14bit，由于数据率太大，本发明基于FPGA 能够将数据分为四路多路并行处理，使数据率降为300MHz，从而使其与系 统工作频率300MHz匹配，从而满足系统多通道、同步和实时性高的要求。
本发明优先采用TI公司的时钟芯片LMK04828-EP。该芯片是针对高 速AD、DA的一款时钟芯片，其设计支持JESD204B接口，可同时输出7 路高速差分时钟及7路sysref信号，输出时钟频率最高可达3.2GHz，多路 sysref信号之间相差为零；内部含有2个锁相环，外接高稳定VCO，可产 生高精度时钟，且可实现零延迟级联。
主要的同步信号：I)使用信号sysref，完成同一片AD的两个通道、不 同AD之间的同步。根据Jesd204b协议，同步方式有两种：连续同步与N 次同步。连续同步是指只要检测到sysref发生跃迁，即进行同步。N次同步 时忽略前N次的sysref跃迁，防止在上电时sysref信号出现不规则的跃迁， 导致同步出错，其中参数N可以在寄存器中配置，范围为0000～1111。本设 计选用连续(每一次跃迁)同步方式，在采样时钟采样到sysref的上升沿时 进行同步。
综上，本发明通过AD采集板和数据处理板的设置能够减少相关器中 的器件数量，通过设置FPGA芯片能够进行数据处理及缓存、保证干涉测 量的实时性，还能够通过自相关和互相关处理降低信号相关度误差，从而提 高后续上位机进行反演的成像质量。
基于仿真实验，对本发明进行验证：
仿真实验一
仿真数据：采集32路中频信号，给1～16、17～32通道加入峰峰值为1V、 占空比为0.5的脉冲信号，导出同一时间的数据，查看时域是否对齐，并做FFT,求出与第1通道间的相位差，上下电测量10次看是否有变化。
参见图7，是本发明提供的多通道时域及相位差仿真实验结果。
由图7可知，16个通道的时域数据基本吻合，18～32通道与第17通道 的相位差很小，说明同步性良好。
仿真实验二
分别对数字下变频和Hilbert变换实现正交变换的方式进行了仿真验证。 不同的采样点数与I、Q两路的相关系数误差关系参见图8所示，图8是本 发明提供的正交变换仿真实验结果。
仿真中取105采样点，两种数字IQ实现方法误差如下表所示：
两种正交变换实现方法比较
| 实现方法 | 相关系数误差 | 相位误差 |
| Hilbert变换法 | 6.3e-5 | 5.5e-5 |
| 数字下变频法 | 1.8e-3 | 0.035 |
由仿真结果可以看出，采用Hilbert变换法实现正交变换误差较小，能 达到设计要求。考虑到两种实现方法对正交相关系数精度的影响，本发明优 先采用希尔伯特变换法实现正交变换(数字IQ变换)。
仿真实验三
仿真数据：采集32路中频信号，给1～16、17～32通道加入起始频率为 295MHz、截止频率为300MHz，峰峰值为1V的随机噪声信号，测试2～16 通道与第1、18～32与第17通道的相关度。
参见图9，是本发明提供的多通道相关度仿真实验结果。
由图9可知，2～16通道与第1通道的相关度均在0.99以上，与参考值 1间误差小，由于第16通道的信号线比其他长，相位差很大，符合要求。18～32通道与第17通道的相关度均在0.99以上，与参考值1间误差小，由 于第16通道的信号线比其他长，相位差很大，符合要求。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明， 不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域 的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单 推演或替换，都应当视为属于本发明的保护范围。
Claims (6)
1.一种基于FPGA的多通道数字相关器，其特征在于，所述数字相关器包括：AD采集板和数据处理板；
所述AD采集板中包括多路AD芯片、第一FPGA芯片和第一通信模块；所述第一FPGA芯片中包括滤波量化模块和自相关模块；
所述数据处理板中包括第二FPGA芯片和第二通信模块；所述第二FPGA芯片中包括互相关模块。
2.根据权利要求1所述的数字相关器，其特征在于，所述多路AD芯片中包括预设寄存器，所述预设寄存器对应有自定义参数。
3.根据权利要求1所述的数字相关器，其特征在于，所述多路AD芯片中包括片内缓冲器。
4.根据权利要求1所述的数字相关器，其特征在于，所述数据处理板中包括第三通信模块。
5.一种基于FPGA的多通道数字相关器的相关方法，其特征在于，应用于数字相关器，所述方法包括：
步骤1：通过多路AD芯片采集多路中频信号；
步骤2：通过第一FPGA芯片中的滤波量化模块对所述多路中频信号进行滤波处理，以得到每路中频信号对应的正交IQ复信号，并对所述正交IQ复信号进行1bit量化处理，以得到比特流数据；
步骤3：通过第一FPGA芯片中的自相关模块对所述正交IQ复信号进行自相关处理，以得到每路中频信号对应的相乘累加值；
步骤4：通过第一通信模块将所述比特流数据和相乘累加值传输至第二通信模块；
步骤5：通过第二FPGA芯片中的互相关模块对比特流数据进行互相关处理，以得到可见度函数；
步骤6：将所述相乘累加值和可见度函数确定为目标相关数据。
6.根据权利要求5所述的方法，其特征在于，所述步骤1之前，所述方法包括：
步骤S1：通过AD采集板向数据处理板发送请求信号；
步骤S2：所述数据处理板根据所述请求信号，向所述AD采集板反馈回复信号，以控制所述第一通信模块和第二通信模块建立连接。
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| CN117453288A (zh) * | 2023-10-31 | 2024-01-26 | 扬州宇安电子科技有限公司 | 一种基于秒脉冲的多设备同步反演系统及方法 |
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