CN112242844A - 信号处理方法及其系统 - Google Patents

Abstract

本发明公开了一种信号处理系统，包括：多个模拟数字转换器ADC，被配置为接收第一序列，并对接收的第一序列进行采样以生成多个第二序列，多个第二序列中的每一个与所述多个ADC中的每一个相对应；采样点延迟补偿模块，被配置为基于多个第二序列对多个ADC进行采样点延迟补偿；以及多个相位延迟补偿模块，被配置为基于多个第二序列对多个ADC进行相位延迟补偿。

Description

信号处理方法及其系统

技术领域

本发明涉及信号处理技术，更具体地，涉及一种由多个模拟数字转换器(Analog-Digital Converter，ADC)同时采集多路模拟信号的信号处理方法及其系统。

背景技术

随着信息技术高速发展，人们对于信息量的需求不断增加，因而对于采集和处理信号的速度和准确度的要求同时也在不断提高。现如今包含多路ADC的信号处理系统已广泛应用在雷达、导弹、遥感等各个领域，以实现高速的数据采集。然而，在这样的系统中，由于多个ADC的同时使用，各个ADC之间的同步成为影响数据采集准确度至关重要的因素。当使用的ADC越多，对于实现精确同步的挑战就越大。

现有用于ADC采样同步的方法包括：对模拟信号通道对称通道序列执行对称复采样；利用超低抖动同步时钟来进行采样同步；使用ADC自身的同步信号加上延迟芯片来补偿相应的延迟；基于时钟分配芯片对ADC进行采样同步；等等。然而，这些同步方法能够实现的同步程度往往是受到限制的，或者只能进行采样点级别的同步，或者只能进行相位级别的同步，或者只能针对单个ADC内的多个采样通道进行同步。

因此，需要一种能够同时实现采样点级别和相位级别的同步的信号处理方法，并且该方法能够适用于使用多个ADC进行采样的信号处理系统，实现系统级别的同步。

发明内容

鉴于上述情况，本公开提供了由多个ADC同时采集多路模拟信号的信号处理方法及其系统。

一方面，根据本公开的实施例，提供了一种信号处理系统，包括：多个ADC，被配置为接收第一序列，并对接收的第一序列进行采样以生成多个第二序列，多个第二序列中的每一个与多个ADC中的每一个相对应；采样点延迟补偿模块，被配置为基于多个第二序列对多个ADC进行采样点延迟补偿；以及多个相位延迟补偿模块，被配置为基于多个第二序列对多个ADC进行相位延迟补偿。

此外，根据本公开的实施例的信号处理系统，其中，多个ADC进一步被配置为分别对来自多个信号源的多个模拟信号进行采样。

此外，根据本公开的实施例，信号处理系统进一步包括：第一序列生成器，被配置为生成第一序列。

此外，根据本公开的实施例，信号处理系统进一步包括：第一分配器，被配置为将第一序列分别提供给多个ADC；和第二分配器，被配置为将采样时钟分别提供给多个ADC。

此外，根据本公开的实施例，信号处理系统进一步包括：多个开关，多个开关中的每一个与多个ADC中的每一个相对应，并且被配置为选通来自第一分配器的第一序列或者来自多个信号源的模拟信号，以提供给多个ADC中的相应一个。

此外，根据本公开的实施例的信号处理系统，其中，第一分配器的输出端口到多个ADC中的每一个的输入端口的距离相同，并且第二分配器的输出端口到多个ADC中的每一个的输入端口的距离相同。

此外，根据本公开的实施例，信号处理系统进一步包括：采样点延迟计算模块，被配置为获得与多个ADC中的每一个相对应的采样点延迟，并将获得的采样点延迟提供给采样点延迟补偿模块。

此外，根据本公开的实施例的信号处理系统，其中，采样点延迟计算模块进一步被配置以：将多个第二序列中的一个确定为基准第二序列；并且将多个第二序列中除基准第二序列之外的其余第二序列分别与基准第二序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的采样点延迟，并将获得的采样点延迟提供给采样点延迟补偿模块。

此外，根据本公开的实施例的信号处理系统，其中，采样点延迟计算模块进一步被配置以：将多个第二序列中的一个确定为基准第二序列；估算多个ADC的总体采样点延迟；基于总体采样点延迟，对基准第二序列进行关于采样点的延迟；并且将多个第二序列中除基准第二序列之外的其余第二序列分别与延迟后的基准第二序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的采样点延迟，并将获得的采样点延迟提供给采样点延迟补偿模块。

此外，根据本公开的实施例的信号处理系统，其中，采样点延迟补偿模块进一步被配置为基于获得的采样点延迟，对多个第二序列分别进行采样点延迟补偿，以获得多个第三序列，多个第三序列中的每一个与多个ADC中的每一个相对应。

此外，根据本公开的实施例，信号处理系统进一步包括：相位延迟计算模块，被配置为获得与多个ADC中的每一个相对应的相位延迟，并将获得的相位延迟分别提供给相应的相位延迟补偿模块。

此外，根据本公开的实施例的信号处理系统，其中，相位延迟计算模块进一步被配置以：将多个第三序列中的一个确定为基准第三序列；并且将多个第三序列中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的相位延迟。

此外，根据本公开的实施例的信号处理系统，其中，将多个第三序列中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的相位延迟，包括：对于多个第三序列中除基准第三序列之外的其余第三序列中的相应一个第三序列，对相应一个第三序列延迟不同的相位量，以得到多个第四序列；将多个第四序列中的每一个分别与基准第三序列进行关于采样点的相关运算，以获得多个相关峰值；搜索多个相关峰值中的最大相关峰值，将与最大相关峰值相对应的第四序列相对于相应一个第三序列被延迟的相位量确定为相应的相位延迟；并且将相应的相位延迟提供给相应的相位延迟补偿模块。

此外，根据本公开的实施例的信号处理系统，其中，由相应的相位延迟补偿模块对相应一个第三序列延迟不同的相位量，以得到多个第四序列。

另一方面，根据本公开的实施例，提供了一种信号处理方法，包括：接收第一序列；使用多个模拟数字转换器ADC对接收的第一序列进行采样以生成多个第二序列，多个第二序列中的每一个与多个ADC中的每一个相对应；基于多个第二序列，对多个ADC进行采样点延迟补偿；以及基于多个第二序列，对多个ADC进行相位延迟补偿。

此外，根据本公开的实施例，信号处理方法进一步包括：使用多个ADC分别对来自多个信号源的多个模拟信号进行采样。

此外，根据本公开的实施例的信号处理方法，其中，基于多个第二序列，对多个ADC进行采样点延迟补偿包括：基于多个第二序列，获得与多个ADC中的每一个相对应的采样点延迟，并且基于获得的采样点延迟，对多个ADC中的每一个进行采样点延迟补偿。

此外，根据本公开的实施例的信号处理方法，其中，获得与多个ADC中的每一个相对应的采样点延迟包括：将多个第二序列中的一个确定为基准第二序列；并且将多个第二序列中除基准第二序列之外的其余第二序列分别与基准第二序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的采样点延迟。

此外，根据本公开的实施例的信号处理方法，其中，可替换地，获得与多个ADC中的每一个相对应的采样点延迟包括：将多个第二序列中的一个确定为基准第二序列；估算多个ADC的总体采样点延迟；基于总体采样点延迟，对基准第二序列进行关于采样点的延迟；并且将多个第二序列中除基准第二序列之外的其余第二序列分别与延迟后的基准第二序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的采样点延迟。

此外，根据本公开的实施例的信号处理方法，其中，基于多个第二序列，对多个ADC进行相位延迟补偿包括：基于获得的采样点延迟，对多个第二序列分别进行采样点延迟补偿，以获得多个第三序列，多个第三序列中的每一个与多个ADC中的每一个相对应。

此外，根据本公开的实施例的信号处理方法，其中，基于多个第二序列，对多个ADC进行相位延迟补偿进一步包括：基于多个第三序列，获得与多个ADC中的每一个相对应的相位延迟，并且基于获得的相位延迟，对多个ADC中的每一个进行相位延迟补偿。

此外，根据本公开的实施例，其中，获得与多个ADC中的每一个相对应的相位延迟包括：将多个第三序列中的一个确定为基准第三序列；并且将多个第三序列中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的相位延迟。

此外，根据本公开的实施例的信号处理方法，其中，将多个第三序列中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的相位延迟，包括：对于多个第三序列中除基准第三序列之外的其余第三序列中的相应一个第三序列，对相应一个第三序列延迟不同的相位量，以得到多个第四序列；将多个第四序列中的每一个分别与基准第三序列进行关于采样点的相关运算，以获得多个相关峰值；并且搜索多个相关峰值中的最大相关峰值，将与最大相关峰值相对应的第四序列相对于相应一个第三序列被延迟的相位量确定为相应的相位延迟。

根据本公开的实施例的方法及其系统简单有效，能够同时解决用于采集数据的多个ADC之间的采样点级别和相位级别的同步问题，而且不需要对ADC或者FPGA提出特殊的功能要求。

具体地，根据本公开的实施例的方法及其系统可以通过算法来计算采样点延迟量，然后同样通过算法来补偿采样点延迟。而对于相位延迟，既可以采用算法，也可以采用算法结合诸如延迟线的硬件。一方面，如果完全采用算法(例如，时域互相关运算或基于FFT的相关运算)计算和补偿相位延迟，则采样点延迟和相位延迟的计算和补偿都可以在软件层面上实现，方便直接。那么计算和补偿的精度主要受实施算法或软件的计算设备的精度限制。另一方面，如果采用软件和硬件(例如，可调延迟线)结合来计算和补偿相位延迟，则可以同时发挥两者的优势。既能够在计算相位延迟时避免使用FFT，减少由于FFT而带来的精度损失，提高计算的相位延迟的精度，同时降低对于计算设备的能力要求，又能够在进行相位延迟补偿时通过现今能实现相当高精度的相位延迟操作的可调延迟线实现直接的高精度的相位延迟补偿。本领域技术人员可以根据需要而自由选择实施方案。因此，利用根据本公开的系统和方法，即便是在使用多个ADC的情况下，也有益于同步精度和准确度的提高。

因此，不管是从软件层面来看，还是从硬件层面来看，根据本公开的实施例的方法及其系统都具有良好的可扩展性。

要理解的是，前面的一般描述和下面的详细描述都是示例性的，并且意图在于提供要求保护的技术的进一步说明。

附图说明

从下面参考附图的详细描述中将更好地理解本文的实施例，其中：

图1示出了根据本公开的实施例的信号处理系统的示例；

图2示出了根据本公开的实施例的信号处理系统中用于采样点延迟计算和补偿的部分的示例；

图3示出了根据本公开的实施例的信号处理系统中用于相位延迟计算和补偿的部分的示例；

图4示出了根据本公开的实施例的在正常工作模式下操作的信号处理系统的部分的示例；

图5示出了根据本公开的实施例的信号处理方法的示例流程图；

图6示出了根据本公开的实施例的工作模式切换的示例流程图；

图7示出了根据本公开的实施例的用于获得采样点延迟的步骤的示例流程图；

图8示出了根据本公开的实施例的用于获得采样点延迟的步骤的另一示例流程图；

图9示出了根据本公开的实施例的用于获得相位延迟的步骤的示例流程图；

图10示出了根据本公开的实施例的用于获得每一路ADC的相位延迟的步骤的示例流程图；以及

图11示出了根据本公开的实施例的用于以迭代方式获得相位延迟的步骤的示例流程图。

具体实施方式

下面将结合本公开的实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。通常在附图中描述和示出的本公开实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本公开的实施例的详细描述并非旨在限制要求保护的本公开的范围，而是仅仅表示本公开的选定实施例。基于本公开的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本公开的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

本公开提供了信号处理系统及其方法。根据本公开的系统及其方法至少可以带来以下优点：1)实用性广泛或者应用灵活，根据本公开的系统及其方法可以部署在一个印刷电路板PCB内部，使同一个PCB上的多个ADC达到同步，也可以在多个PCB之间，使分别设置在多个PCB上的多个ADC达到同步；2)同步精度高，同步精度在一方面可以取决于相位级别的同步流程中采用的ADC采样时钟可调延迟线的性能，现有商用的可调延迟线已经可以使用电压控制，其性能主要取决于延迟线的抖动(jitter)，典型可低至0.5ps以下，也就是说，同步精度可达到0.5ps或更佳；3)同步范围宽，同步调整范围一方面可以取决于进行采样点级别的同步的采样点可调延迟器(下文中的采样点延迟补偿模块)，仅受限于数据缓冲区大小以及所使用的测试码流的重复周期。

图1示出了根据本公开的实施例的信号处理系统10的示例。

信号处理系统10可以被配置为在同步模式下对系统延迟进行计算，并且在正常工作模式下基于计算得到的系统延迟对模拟信号进行采样。可以在同步模式和正常工作模式之间切换。系统延迟可以包括由ADC输出的数字信号所带有的采样点延迟和相位延迟。

一般地，如图1所示，信号处理系统10可以包括计算设备100和ADC 101-1至101-X，其中X是大于或等于2的整数。计算设备100可以用于对数字信号进行分析或处理等。例如，计算设备100可以被配置为在同步模式下计算采样点延迟和相位延迟以便对延迟进行补偿，并且还被配置为在正常工作模式下对采集的数字信号进行进一步处理等。ADC 101-1至101-X可以用于对输入的信号进行采样，以供计算设备100进行进一步处理，诸如计算、分析、通信等。例如，ADC 101-1至101-X可以用于在同步模式下对测试信号进行采样，并将采样的结果提供给计算设备100，以便计算设备100能够对采集的测试信号进行分析以得到延迟信息。例如，ADC 101-1至101-X还可以用于在正常工作模式下对例如来自信号源103-1至103-X的模拟信号进行采样(即，模拟-数字转换)，并将由模拟信号转换成的数字信号提供给计算设备10进行进一步处理。

一般地，由于同时采用了多个ADC，多个ADC之间的同步问题直接影响了由多个模拟信号转换成的多个数字信号的准确度。并且，可以使用统一的采样时钟来控制多个ADC的采样同步。然而，由于时间或空间的各种因素，可能存在多个模拟信号分别到达多个ADC时的不同步，采样时钟分别到达多个ADC时的不同步。这种同步不仅仅可能是时间上的，还可能是空间上的。因此，在对来自信号源103-1至103-X的模拟信号进行采样时或者在对该模拟信号进行采样之前，可以对ADC 101-1至101-X进行同步操作。同步操作可以包括对ADC101-1至101-X之间的采样点不同步和相位不同步进行补偿，即，采样点延迟补偿和相位延迟补偿，以使得ADC 101-1至101-X在采样点层面和相位层面都达到同步的状态。

参考图1，在一个实施例中，信号处理系统10可以进一步包括采样点延迟计算模块1001、相位延迟计算模块1002、采样点延迟补偿模块1003和相位延迟补偿模块102。

采样点延迟计算模块1001、相位延迟计算模块1002、采样点延迟补偿模块1003和相位延迟补偿模块102中的一个或多个可以由计算设备100来实施。例如，计算设备100可以是诸如FPGA或ASIC之类的集成电路。例如，计算设备100也可以是诸如计算机的具有处理器的计算设备，包括但不限于个人计算机、平板电脑、膝上型电脑等。例如，计算设备100还可以实施为上述各种组件或设备中的一个或多个的组合，并且可以集中式地实施，也可以分布式地实施。

采样点延迟计算模块1001可以用于在同步模式下对采样点延迟的计算，获得由于各种原因造成的ADC 101-1至101-X之间的采样点延迟，并将获得的采样点延迟提供给采样点延迟补偿模块1003。采样点延迟补偿模块1003可以用于在正常工作模式下基于获得的采样点延迟，对ADC 101-1至101-X的采样点延迟进行补偿，使得采集的信号的采样点延迟被补偿以便用于正常工作中。

相位延迟计算模块1002可以用于在同步模式下实现对相位延迟的计算，获得由于各种原因造成的ADC 101-1至101-X之间的相位延迟，并将获得的相位延迟提供给相位延迟补偿模块102。相位延迟补偿模块102可以用于在正常工作模式下基于获得的相位延迟以对ADC 101-1至101-X的相位延迟进行补偿，使得采集的信号不具有相位延迟以便用于正常工作中。此外，采样点延迟补偿模块1003和相位延迟补偿模块102还可以用于在同步模式下处理测试信号，以便相位延迟计算模块1002计算相位延迟。

参考图1，在一个实施例中，信号处理系统10可以进一步包括时钟CLK 107。CLK107可以用作ADC 101-1至101-X在同步模式或正常工作模式下的采样时钟。例如，CLK 107可以使用FPGA/ASIC生成。例如，可以使用专门的时钟源来实现CLK 107，因为FPGA/ASIC生成的时钟的抖动性能一般都较大，会降低ADC的性能。由于各种因素，CLK 107在到达各个ADC时可能会存在差异，使得各个ADC的采样不能严格同步。

参考图1，在一个实施例中，信号处理系统10可以进一步包括测试序列生成器，例如，第一序列生成器1004，用以在同步模式下生成测试用的数字信号。该测试用的数字信号可以由ADC 101-1至101-X接收并转换成用于计算设备100处理的数字信号，例如，可以将该用于计算设备100处理的数字信号称为第二序列。通过对转换成用于计算设备100处理的数字信号进行分析，可以从中获得关于整个信号处理系统10的延迟的信息，包括采样点延迟和相位延迟。这样，可以在下一次信号处理系统10正常工作以获得需要的模拟信号时对该系统的采样点延迟和相位延迟进行补偿，以使得所获得的由需要的模拟信号转换成的数字信号达到一定精度和准确度，能够更加真实地反映出模拟信号的特性。

例如，该测试用的数字信号，即第一序列，可以是PRBS(伪随机二进制序列)。PRBS是只包含0和1的伪随机序列，一方面它是可以预先确定的，另一方面它又具有某种随机序列的随机特性(即统计特性)。CLK 107的频率和第一序列的码速可以不用严格规定。优选地，例如，CLK 107的频率和第一序列的码速可以设置为相差在几倍范围内，这样会使得采样点具有丰富的波形跳变信息，便于测得系统的延迟。

参考图1，在一个实施例中，信号处理系统10可以进一步包括第一分配器105和第二分配器106。第一分配器105可以被配置为将第一序列分别提供给ADC 101-1至101-X。第二分配器106可以被配置为将采样时钟分别提供给ADC 101-1至101-X。例如，第一分配器105和第二分配器106可以由诸如射频功率分配器(RF Power Splitter)或时钟扇出器(Clock Fanout)的器件来实现。

在一个示例中，第一分配器105的输出端口到ADC 101-1至101-X中的每一个的输入端口的距离可以设置为相同，并且第二分配器106的输出端口到ADC 101-1至101-X中的每一个的输入端口的距离可以设置为相同。这样，可以更大限度地减小由于硬件设置而带来的延迟问题。这样至少可以降低由于第一分配器105、第二分配器106以及ADC 101-1至101-X之间的物理布局而带来的延迟，并且可以使各个ADC的采样时钟的相位偏移尽可能小，并且可以避免物理走线上的不同而带来各个ADC之间的时间延迟。

参考图1，在一个实施例中，信号处理系统10可以进一步包括多个开关104-1至104-X。多个开关104-1至104-X中的每一个分别同时耦合到第一分配器105和多个信号源103-1至103-X中的相应一个。例如，多个开关104-1至104-X中的每一个可以被配置为选通来自第一分配器105的第一序列或者来自相应的信号源的模拟信号，以提供给ADC 101-1至101-X中的相应一个。例如，开关可以由诸如RF开关、模拟开关或继电器的器件来实现。

在一个示例中，可以控制多个开关104-1至104-X同时选通第一序列，使得信号处理系统10进入同步模式，以获得信号处理系统10的延迟，以便进行相应的延迟补偿。在另一个示例中，可以控制多个开关104-1至104-X同时选通模拟信号，使信号处理系统10进入正常工作模式。也就是说，通过多个开关104-1至104-X的协同工作，可以实现信号处理系统10在用于获得系统延迟的同步模式和用于进行模拟信号采样的正常工作模式之间的灵活切换。例如，多个开关104-1至104-X可以由计算设备100控制。

继续参考图1，如前所述，采样点延迟计算模块1001可以用于在同步模式下计算采样点延迟，采样点延迟补偿模块1003可以用于在正常工作模式下进行采样点延迟补偿，相位延迟计算模块1002可以用于在同步模式下计算相位延迟的计算，相位延迟补偿模块102可以用于在正常工作模式下进行相位延迟补偿，并且采样点延迟补偿模块1003和相位延迟补偿模块102还可以用于在同步模式下处理测试信号，以便相位延迟计算模块1002计算相位延迟。下面详细描述所述各个模块在不同模式下可以实现的功能。

如前所述，采样点延迟计算模块1001可以用于在同步模式下计算信号处理系统10的采样点延迟。

具体地，在同步模式下，当测试用的数字信号(即第一序列)经由第一分配器105、相应的开关104以及相应的ADC 101被转换为用于计算设备100处理的数字信号(即第二序列)之后，采样点延迟计算模块1001可以对多个第二序列进行分析，从而获得相应的采样点延迟。其中，多个第二序列的数量与ADC的数量一致，并且多个第二序列与ADC 101-1至101-X一一对应。并且，多个第二序列中的每一个与ADC 101-1至101-X中的相应一个ADC的延迟特性相对应。

在一个示例中，采样点延迟计算模块1001可以被配置为通过相关运算来获得与ADC 101-1至101-X相对应的各个采样点延迟。具体地，采样点延迟计算模块1001可以被配置以在同步模式下：接收多个第二序列；将多个第二序列中的一个确定为基准第二序列；并且将多个第二序列中除基准第二序列之外的其余第二序列分别与基准第二序列进行关于采样点的相关运算，即，计算出多个第二序列之间的各个时间延迟。通过这样的运算，可以获得与ADC 101-1至101-X中的每一个相对应的采样点延迟。

在该示例中，将多个第二序列中的一个确定为基准第二序列以进行相关运算，与新产生一个序列作为基准序列相比，或者与将第一序列作为基准相比，选择现有多个第二序列中的一个作为相关运算的基准，优点在于不用耗费额外的资源，计算量相对较小，计算速度相对较快。

继续该示例，更具体地，可以将多个第二序列表示为P₁到P_X，P₁到P_X分别与第1路ADC到第X路ADC相对应。可以将第1路ADC输出的第二序列P₁确定为基准第二序列，接着将第2路到第X路ADC输出的第二序列P₂到P_X(除P₁之外的第二序列)依次与P₁进行关于采样点的相关运算(即，从P₂与P₁到P_X与P₁)。

在该对于P_X与P₁的相关运算中，例如，如果该相关运算的结果没有出现相关峰，则将P_X延迟一个采样点。接着，将P₁与延迟一个采样点后的P_X再次进行关于采样点的相关运算。以此类推，直到出现相关峰为止。根据相关运算的原理，出现相关峰说明P₁与P_X相同或者趋近相同。因此，出现相关峰值时P_X被延迟的采样点个数(例如，被延迟的采样点个数为Y，Y为正整数)就是P_X相对于P₁所延迟的采样点。换句话说，第X路ADC相对于第1路ADC的采样点延迟为Y。

然而，在上述关于采样点的相关运算中可能存在这样一种情况，所选择的基准第二序列，例如，第1路ADC输出的P₁，在所有第二序列P₁到P_X中是最快的，即相对于其他ADC输出的第二序列P₂到P_X没有延迟。那么，在这种情况下，在进行相关运算时，其他ADC输出的第二序列P₂到P_X无论延迟多少采样点均无法使相关运算的结果出现相关峰，因此，可以在进行相关运算之前将所选择的基准第二序列P₁进行适当的时间上的延迟(即，关于采样点的延迟)，以有效避免无法得到相关峰的情况。

因此，针对上述情况，可替换地，采样点延迟计算模块1001可以在同步模式下通过如下的方式来获得与相应的ADC 101相对应的采样点延迟。具体地，采样点延迟计算模块1001可以被配置在同步模式下以：接收多个第二序列P₁到P_X；将多个第二序列中P₁到P_X的一个确定为基准第二序列；估算ADC 101-1至101-X的总体采样点延迟；基于总体采样点延迟，对基准第二序列进行关于采样点的延迟；并且将多个第二序列P₁到P_X中除基准第二序列之外的其余第二序列分别与延迟后的基准第二序列进行关于采样点的相关运算，即，计算出多个第二序列P₁到P_X中的每一个的时间延迟。通过这样的运算，可以获得与ADC 101-1至101-X中的每一个相对应的采样点延迟。

关于总体采样点延迟，一方面，总体采样点延迟可以是归因于跟整个系统的各个方面的各种因素的系统级别的采样点延迟。例如，总体采样点延迟可以用各个ADC之间相差的最大采样点延迟来表示。可替换地，总体采样点延迟可以用各个ADC之间相差的平均采样点延迟来表示。另外，总体采样点延迟的数量级可以与实际的ADC采样点延迟的数量级相同，本发明不限于此。这样一来，在对基准第二序列按照总体采样点延迟之后，上述无法得到相关峰的情况几乎不再出现或者不再出现。

另一方面，影响总体采样点延迟的因素可以是硬件因素，可以是软件因素，也可以是其他诸如环境因素的因素。例如，该延迟可以由于各个ADC的老化程度的不同而产生，也可以由于各个ADC的型号不同而产生。例如，该延迟可以由于连接系统内各个组件的电缆或者由于印刷电路板(PCB)的走线而产生，换句话说，该延迟可以和系统的布局有关，这取决于系统的具体实施方式。再例如，该延迟可以由于环境变化的非均匀性产生，包括温度、湿度等对于构成系统的各个硬件的特性能够产生影响的各种因素。环境因素在构成系统的各个组件是分布式布局的情况下可能更加明显。因此，可以基于包含上述各种因素的经验模型或经验值来估算总体采样点延迟。

在一个示例中，在计算采样点延迟时，对基准第二序列的选择可以是固定的选择(例如，基于某种固定条件的选择)。在另一个示例中，在计算采样点延迟时，对基准第二序列的选择可以是随机的选择。

如前所述，采样点延迟计算模块1001可以在同步模式下将计算得到的采样点延迟提供给采样点延迟补偿模块1003。

由采样点延迟计算模块1001计算得到采样点延迟与ADC 101-1至101-X中的每一个一一对应，例如，采样点延迟计算模块1001可以生成记录采样点延迟与各个ADC的地址(或诸如ID之类的标记)的映射关系的表格或其他任何形式的数据结构，并将其存储在例如存储器或存储单元中。

进一步地，采样点延迟计算模块1001，例如，还可以对各个采样点延迟进行标准化处理，然后再存储起来或者直接用于对采样点延迟进行补偿。在一个示例中，以P₁为基准，规定负数为超前、正数为滞后，计算得到的P₁至P₄的采样点延迟分别为0、-1、+1、+2。现改以延迟最大的第4路ADC的输出(即P₄)为基准来进行标准化处理，则得到标准化后的P₁至P₄的采样点延迟分别为-2、-3、-1、0。这样一来，只需要将其余ADC均进行相应的延迟操作(而无需采样点提前操作)，就可以补偿相应的采样点延迟，单一的延迟操作是简单易于实现的。在该示例中，P₁至P₄对应的第1路ADC至第4路ADC分别延迟+2、+3、+1、0个样点后即可完成采样点延迟补偿。

如前所述，采样点延迟补偿模块1003可以用于在正常工作模式下基于从采样点延迟计算模块1001获得的采样点延迟，对ADC 101-1至101-X的采样点延迟进行补偿，

具体地，基于采样点延迟计算模块1001已经获得采样点延迟，采样点延迟补偿模块1003可以被配置为，在正常工作模式下，在每一次从ADC 101-1至101-X中的每一个接收到由来自信号源的模拟信号转换成的数字信号后，从存储器或存储单元按ADC的地址检索出相应的采样点延迟，并且利用该相应的采样点延迟来对接收到的数字信号进行补偿。例如，这种补偿可以是通过计算来实现的，并且可以由计算设备100来实现。换句话说，采样点延迟补偿可以在ADC的输出端(例如，ADC输出端的计算设备100)进行。

如前所述，相位延迟计算模块1002可以用于在同步模式下计算信号处理系统10的相位延迟。并且，采样点延迟补偿模块1003和相位延迟补偿模块102可以用于在同步模式下处理测试信号，以便相位延迟计算模块1002计算相位延迟。也就是说，在同步模式下，相位延迟计算模块1002与采样点延迟补偿模块1003和相位延迟计算模块1002一起协同操作，以计算相位延迟。

具体地，在同步模式下，当测试用的数字信号(即第一序列)经由第一分配器105、相应的开关104以及相应的ADC 101被转换为用于计算设备100处理的数字信号(即第二序列)之后，计算设备100可以对多个第二序列进行分析，从而获得相应的相位延迟。多个第二序列P₁到P_X与ADC 101-1至101-X一一对应。并且，多个第二序列P₁到P_X中的每一个与ADC101-1至101-X中的相应一个ADC的延迟特性相对应。

在一个示例中，相位延迟计算模块1002可以通过相关运算来获得与相应的ADC101相对应的相位延迟。

在该示例中，采样点延迟补偿模块1003可以被配置为在同步模式下基于获得的采样点延迟，对多个第二序列P₁到P_X分别进行采样点延迟补偿，以获得相应的多个第三序列T₁到T_X。多个第三序列T₁到T_X消除了彼此之间的采样点延迟，达到了采样点级别的同步。接下来，相位延迟计算模块1002可以对多个第三序列T₁到T_X进行关于相位的相关运算，以获得关于信号处理系统的相位延迟的信息。此外，在同步模式下，为了计算相位延迟，每当测试信号经过ADC处理之后，可以使用采样点延迟补偿模块1003对测试信号进行补偿，使得补偿过的测试信号基本上只存在相位延迟，以便相位延迟计算模块1002对其进行关于相位的计算或分析。

在该示例中，相位延迟计算模块1002可以被配置为通过相关运算来获得与ADC101-1至101-X相对应的各个相位延迟。具体地，相位延迟计算模块1002可以被配置以在同步模式下：接收多个第三序列T₁到T_X；将多个第三序列T₁到T_X中的一个确定为基准第三序列；并且将多个第三序列T₁到T_X中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于相位的相关运算，即，计算出多个第三序列之间的各个相位延迟。通过这样的运算，可以获得与ADC 101-1至101-X中的每一个相对应的相位延迟。

具体地，相位延迟计算模块1002可以以不同的方式来实现上述关于相位的相关运算。

在一个示例中，在同步模式下，相位延迟计算模块1002可以对多个第三序列T₁到T_X进行FFT运算，以便提取其频率的相位信息，进而可以对多个第三序列T₁到T_X进行关于相位的相关运算，以获得相应的相位延迟。例如，这种运算可以在ADC输出端由计算设备实现。采用FFT运算可以直接对相位进行分析。在这种方式下，相位延迟计算模块1002不需要与其他模块或硬件协同操作。

在另一个示例中，相位延迟计算模块1002可以在同步模式下和其他硬件(例如，相位延迟补偿模块102)协同操作，借由其他硬件直接对多个第三序列T₁到T_X的相位延迟进行物理的控制，从而使得相位延迟计算模块1002能够对相位受控的第三序列T₁到T_X进行计算，并间接地推导出相应的相位延迟。借由硬件实现的上述相位延迟计算可以减少计算设备100的计算量，将对硬件能力的要求的压力分散到信号处理系统10的其他部分。

通常，相位延迟补偿模块102可以连接在计算设备100和ADC 101之间，用以调整从第二分配器106接收的多个采样时钟CLK 107的相位延迟。这种调整可以是在ADC输入端对CLK 107的控制，因为参考图1可以知道，ADC 101-1至101-X之间的相位不同步主要是由从CLK 107到ADC 101-X的传输路径差异以及各部件的个体差异带来的。进一步地，相位延迟补偿模块102可以由与ADC 101-1至101-X中的一一对应的X个相位延迟补偿子模块102-1至102-X构成。进一步地，相位延迟补偿子模块102-1至102-X可以实施为可调延迟线。可调延迟线可以实现相当高精度的相位延迟操作。并且，可调延迟线可以实现高精度的程控，使得对相位延迟的控制的精度也能达到很高的水平。

在一个示例中，相位延迟计算模块1002可以被配置为在同步模式下从采样点延迟补偿模块1003获得多个第三序列T₁到T_X，然后：将多个第三序列T₁到T_X中的一个确定为基准第三序列；并且将多个第三序列T₁到T_X中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与ADC 101-1至101-X中的每一个相对应的相位延迟。这里，关于采样点的相关运算的原理可以与前述的计算采样点延迟的相关运算的原理相同。

具体地，结合图1，将多个第三序列T₁到T_X中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与ADC 101-1至101-X中的每一个相对应的相位延迟，可以进一步包括：对于多个第三序列T₁到T_X中除基准第三序列之外的其余第三序列中的相应一个第三序列，将相应一个第三序列发送到相应的相位延迟补偿子模块，得到多个第四序列F₁至F_N。第四序列F₁至F_N分别对应于被相位延迟补偿子模块延迟1个、2个、……、N个单位的相位的第三序列，其中N为大于等于2的整数，延迟N个单位的相位等于延迟一个周期(即，360°)。

然后，相位延迟计算模块1002可以对多个第四序列F₁至F_N进行相关运算。具体地，相位延迟计算模块1002可以将多个第四序列中的每一个F₁至F_N与基准第三序列进行关于采样点的相关运算，以获得多个相关峰值。

可替换地，参考图1，如上所述由相应的相位延迟补偿子模块处理相应一个第三序列得到多个第四序列F₁至F_N之后，多个第四序列F₁至F_N可以经过相应的ADC进行模数转换后被采样点延迟补偿模块1003接收。采样点延迟补偿模块1003可以被配置以基于先前计算而获得的采样点延迟，对接收到的多个第四序列F₁至F_N进行相应的采样点延迟补偿，使得多个第四序列F₁至F_N由于经过ADC处理而产生的采样点延迟得到补偿。在这种情况下，相位延迟计算模块1002可以被配置以从采样点延迟补偿模块1003接收经过采样点延迟补偿的多个第四序列F₁至F_N，然后，将经过补偿后的多个第四序列F₁至F_N分别与基准第三序列进行关于采样点的相关运算，以获得多个相关峰值。

基于获得的多个相关峰值，相位延迟计算模块1002还可以被配置为，搜索多个相关峰值中的最大相关峰值，将与最大相关峰值相对应的第四序列相对于相应一个第三序列被延迟的相位量确定为相应的相位延迟，并且将相应的相位延迟提供给相位延迟补偿子模块102-1至102-X中的相应一个。

上述求取相位延迟的相关运算与前面已经详细说明的求取采样点相关运算本质上相同，但是在实现上，其借助了作为硬件的相位延迟补偿模块102(例如，可调延迟线)来实现。对此，在计算相位延迟时需要计算一个周期内同一序列(例如，第三序列)处于不同相位点时与基准序列(例如，基准第三序列)之间的相关情况。在已经补偿了采样点延迟的基础上，基准序列(例如，基准第三序列)与延迟了不同相位的、与每一路ADC相对应的序列(例如，与其余第三序列中的每一个相对应的多个第四序列)进行关于采样点的相关运算，其结果必然出现相关峰。也就是说，该相关运算能反映出与不同相位特征相对应的序列与基准序列的相关程度。记录一个周期内的该相关运算得到的各个相关峰的值，各个相关峰对应一个周期内的各个相位点。其中，最大的相关峰值处所延迟的相位即为该路ADC相对于基准第三序列的ADC的相位延迟。总之，该方法需要已经完成了采样点级别的同步之后，再进行相位级别的同步。相位级别的同步计算与补偿操作的前提是已经实现采样点级别的同步。换句话说，相位级别的同步需要知晓采样点延迟的相关信息。

在一个示例中，基准第三序列的确定可以是随机的。本发明不限于此。

为了更具体地描述相位延迟计算模块1002与采样点延迟补偿模块1003和相位延迟计算模块1002一起协同操作以计算相位延迟的情况，引入又一示例。例如，可以将第1路ADC输出的第二序列P₁进行采样点延迟补偿后生成的第三序列T₁确定为基准第三序列，接着将与第2路到第X路ADC输出相对应的第三序列T₂到T_X(除T₁之外的第三序列)分别与T₁进行关于采样点的相关运算。

具体地，例如，对于除基准第三序列T₁之外的第三序列T_X，可以将T_X发送到相应的相位延迟补偿子模块102-X，以处理T_X从而得到被延迟1个、2个、……、N个单位的相位的T_X，即多个第四序列F_1X至F_NX。换句话说，多个第四序列F_1X至F_NX分别与延迟1个、2个、……、N个单位的相位的T_X相对应，此外，多个第四序列F_1X至F_NX与第X路补偿子模块102-X相对应，并且与第X路ADC 101-X相对应。为简便起见，这里把F_1X至F_NX写作F₁至F_N。其中N为大于等于2的整数，延迟N个单位的相位等于延迟一个周期。

在由相位延迟补偿子模块102-X生成F₁至F_N之后，F₁至F_N经过ADC 101-X由采样点延迟补偿模块1003接收。然后，采样点延迟补偿模块1003补偿F₁至F_N的采样点延迟。然后，相位延迟计算模块1002将F₁至F_N与基准第三序列T₁分别进行关于采样点的相关运算，以获得相应的多个相关峰值A₁至A_N。接下来，可以通过搜索算法从A₁至A_N找到其中的最大值A_MAX。相关运算得到相关峰值越大，说明两个序列的相似度越高。得到相关峰值最大的第四序列(例如，F_N)所对应的被延迟的相位就是该路ADC(即第X路ADC)的相位延迟Δθ_X。例如，与最大相关峰值相对应的F_N是延迟Z个单位的相位的T_X，那么第X路ADC的相位延迟Δθ_X为Z。

在一个示例中，获得Δθ_X之后，可以将Δθ_X发送到相应的相位延迟补偿子模块102-X，以便对ADC 101-X的相位延迟进行补偿。

图2示出了根据本公开的实施例的信号处理系统10中用于采样点延迟计算和补偿的部分的示例。

参考图2，路径1(表示为实线)示出了在同步模式下系统获得采样点延迟的过程中，测试序列(即，第一序列)所流经的功能性模块。具体地，系统进入同步模式，第一序列可以经过相应的ADC 201-X转换成第二序列。然后，第二序列可以由采样点延迟计算模块2001接收，并且可以和其他ADC接收的第二序列一起经过采样点延迟计算模块2001的分析获得采样点延迟。获得的采样点延迟可以存储在采样点延迟补偿模块2003中。

再参考图2，路径2(表示为虚线)示出了在正常工作模式下系统从信号源接收模拟信号以供计算设备10处理的过程中，接收的模拟信号所流经的功能性模块。具体地，系统从同步模式切换到正常工作模式，模拟信号可以经过相应的ADC 201-X转换成数字信号。该数字信号可以直接由采样点延迟补偿模块2003接收。接着，采样点延迟补偿模块2003可以根据存储的采样点延迟对接收到的该数字信号进行补偿。一般地，该采样点延迟补偿可以是由软件或编程语言实现的。

图3示出了根据本公开的实施例的信号处理系统10中用于相位延迟计算和补偿的部分的示例。

参考图3，路径1'(表示为实线)示出了在同步模式下系统计算相位延迟的过程中，测试序列(即，由第一序列转换成的第三序列)所流经的功能性模块。具体地，系统进入同步模式，从相位延迟计算模块3002开始。可以将需要计算相位延迟的该路ADC 301-X所对应的第三序列发送到相位延迟补偿模块302-X进行相位延迟操作，通常优选地延迟一个单位的相位，得到经过延迟一个单位的相位的第三序列，即第一个第四序列。第一个第四序列可以经过ADC 301-X被采样点延迟补偿模块3003接收，并且可以经过采样点延迟补偿被发送回相位延迟计算模块3002。接着，相位延迟计算模块3002可以将接收到的第一个第四序列与先前确定的基准第三序列进行关于采样点的相关运算，得到一个相关峰值。并且，可以将该相关峰值存储在相位延迟计算模块3002中。然后，将第一个第四序列作为起始的输入，从相位延迟计算模块3002开始重复路径1'的过程，直到得到第N个第四序列。第N个第四序列是延迟N个单位的相位的第三序列，其中，N为大于等于2的整数并且对应于延迟一个周期，一个周期对应于360°的相位范围。也就是说，通过重复路径1'的过程能够遍历一个周期内第三序列的各个相位延迟点，以及将被延迟各个不同相位量的第三序列(即各个第四序列)与基准序列进行相关运算，可以找到相对于基准第三序列的相位延迟。当遍历各个不同相位延迟的第三序列后，可以停止重复路径1'的过程，并且在相位延迟计算模块3002中所存储的所有相关峰值中找到最大值，以确定第X路ADC 301-X所对应的相位延迟。

再参考图3，路径2'(表示为虚线)示出了在正常工作模式下系统从信号源接收模拟信号以供计算设备10处理的过程中，接收的模拟信号所流经的功能性模块。具体地，系统从同步模式切换到正常工作模式，模拟信号可以由相应的ADC 301-X接收。相位延迟补偿模块302-X可以通过对提供给ADC 301-X的采样时钟进行相位延迟补偿，而对ADC 301-X的模拟数字转换功能进行相位延迟补偿，使得转换得到的数字信号不具有相位延迟。该经过相位延迟补偿的数字信号然后可以到达计算设备，例如计算设备所包括的采样点延迟补偿模块3003接受进一步处理。这里，例如，该相位延迟补偿可以由硬件(例如，可调延迟线)实现。

图4示出了根据本公开的实施例的在正常工作模式下操作的信号处理系统10的部分的示例。

根据图4的信号处理系统包括ADC 401-X、相位延迟补偿模块402以及采样点延迟补偿模块4003。结合上述任意一个或多个实施例的描述，图4示出了信号处理系统10在正常工作模式下的基本的功能性模块的框图。相位延迟补偿模块402可以存储有通过图3的过程得到的关于相位延迟的信息。采样点延迟补偿模块4003可以存储有通过图2的过程得到的关于采样点延迟的信息。

在该部分的系统中，ADC 401-X可以从信号源403-X接收模拟信号。在一个示例中，ADC 401-X可以根据由相位延迟补偿模块402进行相应的相位延迟补偿后的采样时钟CLK，将接收到的模拟信号转换成计算设备100需要用到的数字信号。该数字信号的相位延迟由此得到补偿。经过相位延迟补偿后的数字信号可以到达采样点延迟补偿模块4003，然后可以由采样点延迟补偿模块4003进一步进行采样点延迟补偿。

通过图4所示的两级补偿的方法，即包含采样点级别同步补偿和相位级别的同步补偿的方法，使得各个ADC的采样点延迟和相位延迟都得以补偿，实现了范围更广的同步。如图4所示，相位级别的同步可以在ADC进行转换时或者进行转换前进行，具体地，可以通过相位延迟补偿模块402对采样时钟CLK的相位延迟补偿来实现。

图5示出了根据本公开的实施例的信号处理方法的示例流程图。该过程可以由包括计算设备100的信号处理系统10来实施。

在步骤S501，接收作为测试序列的第一序列。

在步骤S502，使用多个ADC对接收的第一序列进行采样，以生成相应的多个第二序列。其中，多个第二序列中的每一个与多个ADC中的每一个相对应。

在步骤S503，基于多个第二序列，对多个ADC进行采样点延迟补偿。

在步骤S504，基于多个第二序列，对多个ADC进行相位延迟补偿。

图6示出了根据本公开的实施例的工作模式切换的示例流程图。该过程可以由包括计算设备100的信号处理系统10来实施。

在步骤S601，进入同步模式，完成采样点级别的同步和相位级别的同步。

在步骤S602，进入正常工作模式，对需要的模拟信号进行采样和处理。

在一个实施例中，同步模式可以在每次需要采样模拟信号，即正常工作模式，之前进行。在一个实施例中，同步模式也可以视情况而定期进行。在另一个实施例中，同步模式可以和正常工作模式交替地定期进行。

图7示出了根据本公开的实施例的用于获得采样点延迟的步骤的示例流程图。该过程与图5中的步骤S503相对应，并且可以由包括计算设备100的信号处理系统10来实施。

在步骤S701，将多个第二序列中的一个确定为基准第二序列。

在步骤S702，将多个第二序列中除基准第二序列之外的其余第二序列分别与基准第二序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的采样点延迟。

在步骤S703，基于获得的采样点延迟，对多个ADC中的每一个进行采样点延迟补偿。

图8示出了根据本公开的实施例的用于获得采样点延迟的步骤的另一示例流程图。该过程与图5中的步骤S503相对应，并且可以由包括计算设备100的信号处理系统10来实施。

如前所述，图8示出的步骤可以避免无效的相关运算。

在步骤S801，将多个第二序列中的一个确定为基准第二序列。

在步骤S802，估算多个ADC的总体采样点延迟。

在步骤S803，基于总体采样点延迟，对基准第二序列进行关于采样点的延迟。

在步骤S804，将多个第二序列中除基准第二序列之外的其余第二序列分别与延迟后的基准第二序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的采样点延迟。

在步骤S805，基于获得的采样点延迟，对多个ADC中的每一个进行采样点延迟补偿。

其中，步骤S802的对总体采样点延迟的估算可以事先进行并将估算的总体采样点延迟存储在计算设备100中以待步骤S803时使用。可替代地，步骤S802可以如上所述在S801和S803之间进行。然而，本发明不限于此。

图9示出了根据本公开的实施例的用于获得相位延迟的步骤的示例流程图。

根据本公开的实施例，可以在步骤S703或步骤S805之后，基于获得的采样点延迟对多个第二序列分别进行采样点延迟补偿，以生成多个相应的第三序列，然后步骤转到S901。图9的过程由包括计算设备100的信号处理系统10来实施。

在步骤S901，将多个第三序列中的一个确定为基准第三序列。

在步骤S902，将多个第三序列中除基准第三序列之外的其余第三序列分别与基准第三序列进行关于采样点的相关运算，以获得与多个ADC中的每一个相对应的相位延迟。

在步骤S903，基于获得的相位延迟，对多个ADC中的每一个进行相位延迟补偿。

比较图7和图9，可以看出，用于获得相位延迟的方法与用于获得采样点延迟的方法的基本原理是类似的。

图10示出了根据本公开的实施例的用于获得每一路ADC的相位延迟的步骤的示例流程图。该过程与图9中的步骤S902相对应，并且可以由包括计算设备100的信号处理系统10来实施。

在步骤S1001，对于多个第三序列中除基准第三序列之外的其余第三序列中的相应一个第三序列，对相应一个第三序列延迟不同的相位量，以得到多个第四序列。多个第四序列分别对应延迟1个、2个、……、N个单位的相位的第三序列。其中N可以取大于等于2的值，并且将第三序列延迟N个单位的相位意味着将第三序列延迟整整一个周期。

在步骤S1002，将多个第四序列中的每一个分别与基准第三序列进行关于采样点的相关运算，以获得多个相关峰值。

在步骤S1003，搜索多个相关峰值中的最大相关峰值。

在步骤S1004，将与最大相关峰值相对应的第四序列相对于相应一个第三序列被延迟的相位量确定为相应的相位延迟。

图11示出了根据本公开的实施例的用于以迭代方式获得相位延迟的步骤的示例流程图。该过程与图9中的步骤S902相对应，并且可以由包括计算设备100的信号处理系统10来实施。该过程至少基于图3所示的功能性模块而实施。参考图1、图3以及关于图3的描述，该过程将变得更清楚。

在步骤S1101，接收经过采样点延迟补偿的相应第三序列，并且初始化周期计数。一般地，周期计数初始为0。周期计数可以指示第三序列是否被延迟满一个周期。这里，将延迟后的第三序列称为第四序列，以和原来的、没有经过延迟的相应第三序列进行区分。

在步骤S1102，将相应第三序列延迟1个单位的相位，得到第四序列。

在步骤S1103，使用ADC对第四序列进行采样。

在步骤S1104，利用已经得到的采样点延迟，对经过ADC的模数转换后的第四序列进行采样点延迟补偿。这样，通过步骤S1104得到的第四序列仅包括相位延迟，而没有采样点延迟。

在步骤S1105，将从步骤S1104中得到的第四序列与先前从多个第三序列中确定的基准第三序列进行相关运算。

在步骤S1106，记录从步骤S1105中的相关运算获得的相关峰值，并且将周期计数加1。

在步骤S1107，基于周期计数，判定第四序列是否相对于原来的相应第三序列延迟了一个周期。

如果延迟尚未满一个周期，则从步骤S1107转到步骤S1102，将第四序列作为S1102的输入，对该第四序列重复步骤S1102至S1107。

如果延迟满一个周期，即，周期计数指示对第三序列已经延迟了满一个周期，则转到步骤S1108。

在步骤S1108，从记录的所有相关峰值中找到最大值。当延迟满一个周期时，应该已经记录了多个相关峰值，例如，N个相关峰值。其中，N为大于等于2的整数，延迟N个单位的相位相当于延迟一个周期，并且，此时周期计数应该也为N。

在步骤S1109，基于与最大相关峰值相对应的周期计数来确定相应的相位延迟。例如，与最大相关峰值相对应的周期计数为B，所延迟的1个单位的相位为d°，则相应的相位延迟为(B×d)°。

通过上述迭代过程，计算设备100不需要同时存储对应多个相位延迟的第四序列，从而节省了存储空间，进一步降低了对硬件的能力的要求。

图10或图11的过程可以获得多个ADC中的一个ADC相对于与基准第三序列相对应的基准ADC的相位延迟，需要对除基准ADC之外的其余ADC分别施行图10或图11的过程，才能得到各个相应的相位延迟。

图5至图11中所示的任一方法或过程可以以实时方式实现，也可以以离线或近实时的方式实现。实时方式不需要使用处理器，可能会节省成本，但是FPGA逻辑的开发工作量会稍大些；离线和近实时方式需要采用处理器，可能会增加成本，但软件开发会简单一些。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

在本申请所提供的几个实施例中，应该理解到，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，该模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本公开的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本公开各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，诸如第一和第三等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且进一步包括没有明确列出的其他要素，或者是进一步包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所附权利要求及其等同物的保护范围为准。

Claims (23)

1.一种信号处理系统，包括：

多个模拟数字转换器ADC，被配置为接收第一序列，并对接收的第一序列进行采样以生成多个第二序列，所述多个第二序列中的每一个与所述多个ADC中的每一个相对应；

采样点延迟补偿模块，被配置为基于所述多个第二序列对所述多个ADC进行采样点延迟补偿；以及

多个相位延迟补偿模块，被配置为基于所述多个第二序列对所述多个ADC进行相位延迟补偿。

2.如权利要求1所述的信号处理系统，其中所述多个ADC进一步被配置为分别对来自多个信号源的多个模拟信号进行采样。

3.如权利要求1所述的信号处理系统，进一步包括：

第一序列生成器，被配置为生成所述第一序列。

4.如权利要求1所述的信号处理系统，进一步包括：

第一分配器，被配置为将所述第一序列分别提供给所述多个ADC；和

第二分配器，被配置为将采样时钟分别提供给所述多个ADC。

5.如权利要求4所述的信号处理系统，进一步包括：

多个开关，所述多个开关中的每一个与所述多个ADC中的每一个相对应，并且被配置为选通来自所述第一分配器的所述第一序列或者来自所述多个信号源的所述模拟信号，以提供给所述多个ADC中的相应一个。

6.如权利要求4所述的信号处理系统，其中，

所述第一分配器的输出端口到所述多个ADC中的每一个的输入端口的距离相同，并且

所述第二分配器的输出端口到所述多个ADC中的每一个的输入端口的距离相同。

7.如权利要求1所述的信号处理系统，进一步包括：

采样点延迟计算模块，被配置为获得与所述多个ADC中的每一个相对应的采样点延迟，并将获得的采样点延迟提供给所述采样点延迟补偿模块。

8.如权利要求7所述的信号处理系统，所述采样点延迟计算模块进一步被配置以：

将所述多个第二序列中的一个确定为基准第二序列；并且

将所述多个第二序列中除所述基准第二序列之外的其余第二序列分别与所述基准第二序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的采样点延迟，并将获得的采样点延迟提供给所述采样点延迟补偿模块。

9.如权利要求7所述的信号处理系统，其中，所述采样点延迟计算模块进一步被配置以：

将所述多个第二序列中的一个确定为基准第二序列；

估算所述多个ADC的总体采样点延迟；

基于所述总体采样点延迟，对所述基准第二序列进行关于采样点的延迟；并且

将所述多个第二序列中除所述基准第二序列之外的其余第二序列分别与延迟后的基准第二序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的采样点延迟，并将获得的采样点延迟提供给所述采样点延迟补偿模块。

10.如权利要求8或9所述的信号处理系统，其中，所述采样点延迟补偿模块进一步被配置为

基于获得的所述采样点延迟，对所述多个第二序列分别进行采样点延迟补偿，以获得多个第三序列，所述多个第三序列中的每一个与所述多个ADC中的每一个相对应。

11.如权利要求10所述的信号处理系统，进一步包括：

相位延迟计算模块，被配置为获得与所述多个ADC中的每一个相对应的相位延迟，并将获得的相位延迟分别提供给相应的相位延迟补偿模块。

12.如权利要求11所述的信号处理系统，其中，所述相位延迟计算模块进一步被配置以：

将所述多个第三序列中的一个确定为基准第三序列；并且

将所述多个第三序列中除所述基准第三序列之外的其余第三序列分别与所述基准第三序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的相位延迟。

13.如权利要求12所述的信号处理系统，其中，将所述多个第三序列中除所述基准第三序列之外的其余第三序列分别与所述基准第三序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的相位延迟，包括：

对于所述多个第三序列中除所述基准第三序列之外的其余第三序列中的相应一个第三序列，对所述相应一个第三序列延迟不同的相位量，以得到多个第四序列；

将所述多个第四序列中的每一个分别与所述基准第三序列进行关于采样点的相关运算，以获得多个相关峰值；

搜索所述多个相关峰值中的最大相关峰值，将与所述最大相关峰值相对应的第四序列相对于所述相应一个第三序列被延迟的相位量确定为相应的相位延迟；并且

将相应的相位延迟提供给相应的相位延迟补偿模块。

14.如权利要求13所述的信号处理系统，其中，由所述相应的相位延迟补偿模块对所述相应一个第三序列延迟不同的相位量，以得到多个第四序列。

15.一种信号处理方法，包括：

接收第一序列；

使用多个模拟数字转换器ADC对接收的第一序列进行采样以生成多个第二序列，所述多个第二序列中的每一个与所述多个ADC中的每一个相对应；

基于所述多个第二序列，对所述多个ADC进行采样点延迟补偿；以及

基于所述多个第二序列，对所述多个ADC进行相位延迟补偿。

16.如权利要求15所述的信号处理方法，进一步包括：

使用所述多个ADC分别对来自多个信号源的多个模拟信号进行采样。

17.如权利要求15所述的信号处理方法，其中，基于所述多个第二序列，对所述多个ADC进行采样点延迟补偿包括：

基于所述多个第二序列，获得与所述多个ADC中的每一个相对应的采样点延迟，并且

基于获得的采样点延迟，对所述多个ADC中的每一个进行采样点延迟补偿。

18.如权利要求17所述的信号处理方法，其中，获得与所述多个ADC中的每一个相对应的采样点延迟包括：

将所述多个第二序列中的一个确定为基准第二序列；并且

将所述多个第二序列中除所述基准第二序列之外的其余第二序列分别与所述基准第二序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的采样点延迟。

19.如权利要求17所述的信号处理方法，其中，获得与所述多个ADC中的每一个相对应的采样点延迟包括：

将所述多个第二序列中的一个确定为基准第二序列；

估算所述多个ADC的总体采样点延迟；

基于所述总体采样点延迟，对所述基准第二序列进行关于采样点的延迟；并且

将所述多个第二序列中除所述基准第二序列之外的其余第二序列分别与延迟后的基准第二序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的采样点延迟。

20.如权利要求18或19所述的信号处理方法，其中，基于所述多个第二序列，对所述多个ADC进行相位延迟补偿包括：

基于获得的所述采样点延迟，对所述多个第二序列分别进行采样点延迟补偿，以获得多个第三序列，所述多个第三序列中的每一个与所述多个ADC中的每一个相对应。

21.如权利要求20所述的信号处理方法，其中，基于所述多个第二序列，对所述多个ADC进行相位延迟补偿进一步包括：

基于所述多个第三序列，获得与所述多个ADC中的每一个相对应的相位延迟，并且

基于获得的相位延迟，对所述多个ADC中的每一个进行相位延迟补偿。

22.如权利要求21所述的信号处理方法，其中，获得与所述多个ADC中的每一个相对应的相位延迟包括：

将所述多个第三序列中的一个确定为基准第三序列；并且

将所述多个第三序列中除所述基准第三序列之外的其余第三序列分别与所述基准第三序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的相位延迟。

23.如权利要求22所述的信号处理方法，其中，将所述多个第三序列中除所述基准第三序列之外的其余第三序列分别与所述基准第三序列进行关于采样点的相关运算，以获得与所述多个ADC中的每一个相对应的相位延迟，包括：

对于所述多个第三序列中除所述基准第三序列之外的其余第三序列中的相应一个第三序列，对所述相应一个第三序列延迟不同的相位量，以得到多个第四序列；

将所述多个第四序列中的每一个分别与所述基准第三序列进行关于采样点的相关运算，以获得多个相关峰值；并且

搜索所述多个相关峰值中的最大相关峰值，将与所述最大相关峰值相对应的第四序列相对于所述相应一个第三序列被延迟的相位量确定为相应的相位延迟。

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