CN112104362B - 控制多路时钟以确定相位关系输出的方法及系统 - Google Patents

Abstract

本申请涉及集成电路领域，公开了一种控制多路时钟以确定相位关系输出的方法及系统，能够产生确定时钟相位关系的多路稳定时钟输出。该方法包括：获取多相位VCO输出的相位0、相位K和相位K+N/2时钟；用相位0时钟同步异步解复位信号得到同步信号；分别用相位K时钟和相位K+N/2时钟采样该同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；从该多相位VCO获取所需相位关系的M路输出时钟，根据M路输出时钟中的每路时钟的相位选择第一信号或第二信号作为该每路时钟的目标信号，其中M≤N；分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。

Description

控制多路时钟以确定相位关系输出的方法及系统

技术领域

本申请涉及集成电路领域，特别涉及控制多路时钟以确定相位关系输出技术。

背景技术

在FPGA中，多相位时钟输出是其中很重要的一个功能。现有技术中为了实现高性能的时钟信号的输出一般都采用PLL，为了得到所需相位关系的无glitch的多路时钟输出往往需要复杂的用户控制。

发明内容

本申请的目的在于提供一种控制多路时钟以确定相位关系输出的方法及系统，能够产生精准的确定时钟相位关系的多路稳定时钟输出，并且输出时钟无glitch，不会造成后续模块时序紊乱和相位出错引起的同步问题。

本申请公开了一种基于多相位VCO的控制多路时钟以确定相位关系输出的方法，所述多相位VCO输出不同相位的N路时钟，所述N路时钟包括按照相位先后排序的相位0至相位N-1时钟；

所述方法包括：

从所述N路时钟中获取相位0时钟、相位K时钟和相位K+N/2时钟；

用所述相位0时钟同步异步解复位信号得到同步信号；

分别用所述相位K时钟和所述相位K+N/2时钟采样所述同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；

从所述N路时钟中获取所需相位关系的M路输出时钟，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号，其中M≥2；

分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。

在一个优选例中，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号，进一步包括：

对于所述M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择所述第一信号为该路时钟的目标信号，当该路时钟的相位≥180°且＜360°，则选择所述第二信号为该路时钟的目标信号。

在一个优选例中，K是根据所述多相位VCO的输出频率和输出相位数N以满足采样信号的建立时间时序要求来确定的。

在一个优选例中，所述分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出之后，还包括：

获取对应该每路时钟的所述目标信号和所述时钟输出，分别将所述目标信号和所述时钟输出作为分频器的解复位信号和时钟信号。

本申请还公开了一种控制多路时钟以确定相位关系输出的系统包括门控时钟；以及

多相位VCO，用于输出不同相位的N路时钟，所述N路时钟包括按照相位先后排序的相位0至相位N-1时钟，N≥2；

复位信号异步同步单元，用于从所述N路时钟中获取相位0时钟，用所述相位0时钟同步异步解复位信号得到同步信号；

双相时钟采样单元，用于从所述N路时钟中获取相位K时钟和相位K+N/2时钟，分别用所述相位K时钟和所述相位K+N/2时钟采样所述同步信号得到对应的第一信号和第二信号，其中0＜K≤N/2且K为整数；

解复位信号选择单元，用于从所述N路时钟中获取所需相位关系的M路输出时钟，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号；

被选相位反向时钟采样单元，用于分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入所述门控时钟后输出对应时钟输出，其中M≥2。

在一个优选例中，所述解复位信号选择单元还用于对于所述M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择所述第一信号为该路时钟的目标信号，当该路时钟的相位≥180°且＜360°，选择所述第二信号为该路时钟的目标信号。

在一个优选例中，K是根据所述多相位VCO的输出频率和输出相位数N以满足采样建立时间时序要求来确定。

在一个优选例中，还包括分频器，所述分频器用于将所述被选相位反向时钟采样单元输出的所述时钟输出和对应的所述目标信号作为其解复位信号和时钟信号。

本申请还公开了一种芯片所述芯片包括如前文描述的控制多路时钟以确定相位关系输出的系统。

本申请实施方式中，与现有技术相比，至少包括以下有益效果：

采用全局解复位信号rst_n来控制输出时钟的相位。这样当PLL解复位时，VCO的N个时钟相位已经有持续的输出，根据已有位流的相位控制信息来确定输出时钟所需的相位关系而不需要复杂的用户控制，本申请的实施方式只采用简单的时序控制来进行输出时钟相位的精确控制，就可以使得输出时钟相位精确可控、可调。

用被选时钟的反相位进行采样目标信号，得到最终给后续电路模块如分频器的解复位信号，同时作为后续门控时钟的控制信号，可以消除glitch，避免对后续模块造成时序紊乱和相位出错引起的同步问题。

采用时钟可以根据被选时钟频率和VCO输出的时钟相位数目N进行灵活选择，至少要保证采样信号所需的建立时间时序参数要求，在满足时序要求的前提下尽量选取小的K值。

此外，本申请的实施方式适用于M路需要确定时钟相位的稳定时钟输出，M≥2，具有可扩展性。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请第一实施方式的基于多相位VCO的控制多路时钟以确定相位关系输出的方法流程示意图。

图2是根据本申请第二实施方式的基于多相位VCO的控制多路时钟以确定相位关系输出的系统结构示意图。

图3是根据本申请的第二实施方式的一个实施例的解复位信号异步同步单元的电路图。

图4是根据本申请第二实施方式的一个实施例的双向时钟采样单元的电路图。

图5是根据本申请第二实施方式的一个实施例的解复位信号选择单元的电路图。

图6是根据本申请第二实施方式的一个实施例的门控时钟的电路图。

图7是根据本申请第二实施方式的一个实施例的被选时钟反相位采样单元的一个通道的电路图。

图8是根据本申请一个实施例的基于8相时钟信号输出两路相位可控的输出时钟时序图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

FPGA：Field Programmable Gate Array，现场可编程门阵列。

VCO：Voltage Controlled Oscillator，压控振荡器。

PLL：Phase Locked Loop，锁相环。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的第一实施方式涉及一种基于多相位VCO的控制多路时钟以确定相位关系输出的方法，该多相位VCO输出不同相位的N路时钟，该N路时钟包括按照相位先后排序的相位0至相位N-1时钟(即clk_p(0)、clk_p(1)、clk_p(2)……clk_p(N-1))，N≥2，该方法的流程如图1所示，该方法包括以下步骤：

在步骤101中，从该N路时钟中获取相位0时钟、相位K时钟和相位K+N/2时钟，0＜K≤N/2且K为整数。

之后，进入步骤102中，用该相位0时钟同步异步解复位信号得到同步信号。

需要说明的是，采用全局解复位信号来控制输出时钟的相位，这样当PLL解复位时，VCO的N个时钟相位已经有持续的输出，根据已有位流的相位控制信息来确定输出时钟所需的相位关系而不需要复杂的用户控制。

之后，进入步骤103，分别用该相位K时钟和该相位K+N/2时钟采样该同步信号得到对应的第一信号和第二信号。

可选地，K是根据该多相位VCO的输出频率和输出相位数N以满足采样信号的建立时间时序要求来确定的。

之后，进入步骤104，从该N路时钟中获取所需相位关系的M路输出时钟，根据该M路输出时钟中的每路时钟的相位选择该第一信号或该第二信号作为该每路时钟的目标信号，其中M≥2。

可选地，该步骤104中的“根据该M路输出时钟中的每路时钟的相位选择该第一信号或该第二信号作为该每路时钟的目标信号”可以进一步包括以下步骤：

对于该M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择该第一信号为该路时钟的目标信号；

当该路时钟的相位≥180°且＜360°，则选择该第二信号为该路时钟的目标信号。

例如，对于8个相位的环形VCO而言，选择输出时钟相位为0到3时选择第一信号作为该路时钟的目标信号，选择输出时钟相位为4到7时选择第二信号作为该路时钟的目标信号。

之后，进入步骤105，分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。

可选地，步骤105之后，还包括以下步骤：

获取对应该每路时钟的该目标信号和该时钟输出，将该目标信号和该时钟输出作为分频器的解复位信号和时钟信号。这样可以有效消除glitch，从而完成精确的时序控制和控制、时钟信号的输出。

本申请的第二实施方式涉及一种基于多相位VCO的控制多路输出时钟以确定相位关系输出的系统。

如图2所示，该系统包括多相位VCO(图中未示出)、复位信号异步同步单元、双相时钟采样单元、解复位信号选择单元、被选相位反向时钟采样单元和门控时钟。

具体的，该多相位VCO用于输出不同相位的N路时钟，该N路时钟包括按照相位先后排序的相位0至相位N-1时钟(即clk_p(0)、clk_p(1)、clk_p(2)……clk_p(N-1))，N≥2。

复位信号异步同步单元，用于从该N路时钟中获取相位0时钟(clk_p(0))，用该相位0时钟同步异步解复位信号rst_n得到同步信号rst_n_p(0)。

优选地，该rst_n信号为低电平复位，高电平解复位。该采样为异步采样并同步到clk_p(0)时钟域。这样采用全局解复位信号rst_n来控制输出时钟的相位，这样当PLL解复位时，VCO的N个时钟相位已经有持续的输出，根据已有位流的相位控制信息来确定输出时钟所需的相位关系而不需要复杂的用户控制。

如图3所示为该复位信号异步同步单元的一个实施例电路图。这里rst_n表示解复位信号，clk_p(0)是时钟相位0。rst_n相对于时钟相位0时钟来说是异步信号，低电平复位，高电平解复位。本电路采用异步复位同步解复位的方式来进行域的跨越，DFF的异步复位端RST都接rst_n输入信号。由于rst_n相对于采样时钟相位0来说是异步信号，所以用两级DFF来对其进行采样，以保证采样后的输出信号rst_n_p(0)是确定状态。

双相时钟采样单元，用于从该N路时钟中获取相位K时钟和相位K+N/2时钟，分别用该相位K时钟和该相位K+N/2时钟采样该同步信号rst_n_p(0)得到对应的第一信号rst_n_p(0+K)和第二信号rst_n_p(0+K+N/2)，其中0＜K≤N/2且K为整数。

如图4所示为该双相时钟采样单元的一个实施例电路图。

可选地，K是根据该多相位VCO的输出频率和输出相位数N以满足采样建立时间时序要求来确定的。

优选地，VCO输出时钟频率比较低时并且VCO输出相位N比较小时可以选取小的K，比如K取1或则2。反之则要选取相对大的K值以保证足够的时序要求。

解复位信号选择单元，用于从该N路时钟中获取所需相位关系的M路输出时钟，根据该M路输出时钟中的每路时钟的相位选择该第一信号rst_n_p(0+K)或该第二信号rst_n_p(0+K+N/2)作为该每路输出时钟的目标信号rst_n_sel。

如图5所示为该解复位信号选择单元的一个实施例电路图，根据sel_p的情况来选择合适的输出，sel_p为低电平时选择clk_p(0+k)采样得到的信号rst_n_p(0+k)，sel_p为高电平时选择clk_p(0+k+N/2)采样得到的信号rst_n_p(0+k+N/2)。sel_p为高还是为低是由被选择的输出时钟的相位决定的，当被选择的时钟相位为0到N/2-1时，sel_p为低电平，当被选择的时钟相位为N/2到N-1时，sel_p为高电平。

可选地，该解复位信号选择单元还用于对于该M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择该第一信号为该路时钟的目标信号，当该路时钟的相位≥180°且＜360°，则选择该第二信号为该路时钟的目标信号。也就是说，该解复位信号选择单元根据需要控制的时钟相位输出来选择rst_n_p(0+K)或rst_n_p(0+K+N/2)。其中选择输出时钟的相位0到N/2-1(即相位≥0且＜180°)之间的相位时，选择rst_n_p(0+K)；选择输出时钟相位为N/2到N-1(即相位≥180°且＜360°)之间的相位时，选择rst_n_p(0+K+N/2)。

例如，对于输出8个相位时钟的多相位VCO而言，选择输出时钟相位为0到3时选择rst_n_p(0+K)，选择输出时钟相位为4到7时选择rst_n_p(0+K+N/2)。选择得到的目标信号为rst_n_sel。

被选相位反向时钟采样单元，用于分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入该门控时钟后输出对应时钟输出，其中M≥2。如图6所示为门控电路的一个实施例电路图。

例如，对于M路输出时钟中的一路时钟clk_p(m)，clk_p(m)对应的目标信号rst_n_sel，用clk_p(m)的反向信号clk_p(m+N/2)采样目标信号rst_n_sel得到对应的解复位信号rst_n_p(m+N/2)，将该时钟clk_p(m)和其对应的解复位信号rst_n_p(m+N/2)输入该门控时钟后输出对应时钟输出clk_out，其中m≤N-1，如果m+N/2≥N,则m+N/2–N作为m+N/2的相位，即m+N/2是对N的模mod(m+N/2,N)。

如图7所示为“用clk_p(m)的反向信号clk_p(m+N/2)采样目标信号rst_n_sel得到对应的解复位信号rst_n_p(m+N/2)”的一个实施例电路图。

可以理解，虽然附图2中只显示了M路输出时钟中的一路的控制通道或电路，但是该被选相位反向时钟采样单元可以包括M路这样的控制通道或电路，以实现控制多路时钟以确定相位关系输出。

可选地，还包括分频器，该分频器用于接收该被选相位反向时钟采样单元采样后输出的对应该每路时钟的目标信号和经过门控时钟后的时钟信号，并将该目标信号和该时钟输出作为其解复位信号和时钟信号，可以有效消除glitch，从而完成精确的时序控制和控制、时钟信号的输出。

第一实施方式是与本实施方式相对应的方法实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。

为了能够更好地理解本申请的技术方案，下面结合一个基于8相时钟信号输出两路相位可控的输出时钟的例子来展示各级信号的时序。

在该例子中N＝8、K＝2，如图8所示，clk_p(0)、clk_p(1)、clk_p(3)、clk_p(4)、clk_p(5)、clk_p(6)、clk_p(7)分别为相位0时钟、相位1时钟、相位2时钟、相位3时钟、相位4时钟、相位5时钟、相位6时钟、相位7时钟，根据需要选择的两路被选时钟相位分别为相位2和相位6，rst_n为异步输入的全局解复位信号。

首先，rst_n_p(0)为经过异步采样同步化后的解复位信号，rst_n_p(2)和rst_n_p(6)为使用clk_p(2)和clk_p(6)分别同步采样rst_n_p(0)后得到的解复位信号，这里k＝2，留给建立时间参数的时间为两个时钟相位的时间差减去时钟到输出的延时。

之后，根据所选的时钟相位，被选时钟相位2选择rst_n_p(2)，被选时钟相位6选择rst_n_p(6)。

之后，rst_n_p(2)被被选相位2时钟的反相时钟也就是相位6时钟采样得到rst_n_p(2)-clk2，rst_n_p(6)被被选相位6时钟的反相时钟也就是相位2时钟采样得到rst_n_p(6)-clk6。

之后，rst_n_p(2)-clk2与被选相位2时钟做与门时钟门控，输出有确定相位关系无glitch的clkout-clk2；rst_n_p(6)-clk6与被选相位6时钟做与门时钟门控，输出有确定相位关系无glitch的clkout-clk6。

之后，使用rst_n_p(2)-clk2和clkout-clk2作为被选时钟相位2输出的解复位和时钟信号，以及使用rst_n_p(6)-clk6和clkout-clk6作为被选时钟相位6输出的解复位和时钟信号。

需要说明的是，本发明可不做修改适用于需要多路确定时钟相位时钟输出的场合。

本申请的第三实施方式涉及一种芯片，该芯片包括本申请的第二实施方式涉及的控制多路时钟以确定相位关系输出的系统。其中，第一实施方式中的技术细节可以应用于本实施方式。

需要说明的是，本申请实施例不限制于通过硬件、软件或硬件和软件的结合实现。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的上述公开内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims (9)

1.一种基于多相位VCO的控制多路时钟以确定相位关系输出的方法，其特征在于，所述多相位VCO输出不同相位的N路时钟，所述N路时钟包括按照相位先后排序的相位0至相位N-1时钟；

所述方法包括：

从所述N路时钟中获取相位0时钟、相位K时钟和相位K+N/2时钟；

用所述相位0时钟，对异步解复位信号进行同步，从而得到同步信号；

分别用所述相位K时钟和所述相位K+N/2时钟采样所述同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；

从所述N路时钟中获取所需相位关系的M路输出时钟，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号，其中M≥2；

分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。

2.如权利要求1所述的基于多相位VCO的控制多路时钟以确定相位关系输出的方法，其特征在于，所述根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号，进一步包括：

对于所述M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择所述第一信号为该路时钟的目标信号，当该路时钟的相位≥180°且＜360°，则选择所述第二信号为该路时钟的目标信号。

3.如权利要求1所述的基于多相位VCO的控制多路时钟以确定相位关系输出的方法，其特征在于，K是根据所述多相位VCO的输出频率和输出相位数N以满足采样信号的建立时间时序要求来确定的。

4.如权利要求1-3中任意一项所述的基于多相位VCO的控制多路时钟以确定相位关系输出的方法，其特征在于，所述分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出之后，还包括：

获取对应该每路时钟的所述目标信号和所述时钟输出，分别将所述目标信号和所述时钟输出作为分频器的解复位信号和时钟信号。

5.一种控制多路时钟以确定相位关系输出的系统，其特征在于，包括门控时钟；以及

多相位VCO，用于输出不同相位的N路时钟，所述N路时钟包括按照相位先后排序的相位0至相位N-1时钟，N≥2；

复位信号异步同步单元，用于从所述N路时钟中获取相位0时钟，用所述相位0时钟同步异步解复位信号得到同步信号；

双相时钟采样单元，用于从所述N路时钟中获取相位K时钟和相位K+N/2时钟，分别用所述相位K时钟和所述相位K+N/2时钟采样所述同步信号得到对应的第一信号和第二信号，其中0＜K≤N/2且K为整数；

解复位信号选择单元，用于从所述N路时钟中获取所需相位关系的M路输出时钟，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路输出时钟的目标信号；

被选相位反向时钟采样单元，用于分别用所述每路输出时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入所述门控时钟后输出对应时钟输出，其中M≥2。

6.如权利要求5所述的控制多路时钟以确定相位关系输出的系统，其特征在于，所述解复位信号选择单元还用于对于所述M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择所述第一信号为该路时钟的目标信号，当该路时钟的相位≥180°且＜360°，选择所述第二信号为该路时钟的目标信号。

7.如权利要求5所述的控制多路时钟以确定相位关系输出的系统，其特征在于，K是根据所述多相位VCO的输出频率和输出相位数N以满足采样建立时间时序要求来确定的。

8.如权利要求5-7中任意一项所述的控制多路时钟以确定相位关系输出的系统，其特征在于，还包括分频器，用于将所述被选相位反向时钟采样单元输出的所述时钟输出和对应的所述目标信号作为其解复位信号和时钟信号。

9.一种芯片，其特征在于，所述芯片包括如权利要求5-8中任意一项所述的控制多路时钟以确定相位关系输出的系统。