JPH04341013A - 同期回路 - Google Patents

同期回路

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JPH04341013A
JPH04341013A JP3335137A JP33513791A JPH04341013A JP H04341013 A JPH04341013 A JP H04341013A JP 3335137 A JP3335137 A JP 3335137A JP 33513791 A JP33513791 A JP 33513791A JP H04341013 A JPH04341013 A JP H04341013A
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JP
Japan
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signal
clock signal
input
sampling
synchronization
Prior art date
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Pending
Application number
JP3335137A
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English (en)
Inventor
Patrick Ampe
パトリック・アンペ
De Pol Daniel F J Van
ダニエル・フランス・ヨゼフィナ・バン・デ・ポル
Leon Cloetens
レオン・クレテンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent NV
Original Assignee
Alcatel NV
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Filing date
Publication date
Application filed by Alcatel NV filed Critical Alcatel NV
Publication of JPH04341013A publication Critical patent/JPH04341013A/ja
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0008Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Selective Calling Equipment (AREA)
  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、回路がデジタル入力信
号とクロック信号との間において同期の存在/不存在を
検出し、それに応じてこの同期の存在/不存在を示す位
相調節信号を供給する検出回路と、同期の不存在が検出
されときに入力信号とクロック信号との間の相対位相シ
フトを行ってこの位相調節信号によって制御され、この
クロック信号と同期された出力信号を供給する位相調節
回路を備えたデジタル入力信号およびクロック信号を同
期する回路に関する。
【0002】
【従来の技術】このような同期回路は、例えば国際特許
出願PCT/EP88/00272 において技術的に
すでに知られている。この既知の同期回路において、検
出回路は入力信号の1期間をカバーする可変遅延回路を
備えた位相調節回路に入力信号を通すことによって得ら
れた再発生された出力信号の少なくとも2つのサンプル
間の関係を解釈することによってデジタル入力信号とク
ロック信号との間における同期の存在/不存在を検出す
る。この位相調節信号は検出回路によって発生された位
相調節信号の制御下において上記の可変遅延値を適合さ
せることによって再発生された出力データ信号とクロッ
ク信号との間の相対位相シフトを行う。
【0003】
【発明が解決しようとする課題】この既知の同期回路の
第1欠点は、検出回路が同期に至るように少しづつ位相
調節信号の制御下において連続的に異なる遅延にこの入
力信号をさらすため、それが入力信号上で直接動作する
ことである。これは、多数の連続した遅延が必要である
場合に同期に到達する時間が比較的長いことを意味し、
これは既存の同期回路の別の欠点である。
【0004】さらに別の欠点は再発生された出力のサン
プルが入力信号の半分の周期内に、また複雑で正確な遅
延回路を構成する非常に小さい時間間隔で得られなけれ
ばならないことである。このような遅延回路は比較的高
価であり、特に同期回路が高周波で、したがってヒ化ガ
リウムのような技術を必要として動作しなければならな
い場合に高価である。
【0005】本発明の第1の目的は上記のタイプである
が、入力信号上で動作しない同期回路を提供することで
ある。
【0006】
【課題を解決するための手段】本発明によると、この目
的は、検出回路がこの第1のクロック信号と第2のクロ
ック信号に同期された第3のクロック信号との間におい
てこの同期の存在/不存在を検出することによって第2
のクロック信号と同期された入力信号と最初に述べられ
た第1のクロック信号との間で同期の存在/不存在を検
出する同期回路によって達成される。
【0007】第3のクロック信号は入力信号と同じクロ
ック信号と同期されるため、検出回路は第3のクロック
信号上で動作することによって入力信号と第1のクロッ
ク信号との間の同期の存在/不存在を検出することがで
き、入力信号は同期の欠如が検出されるまで変化せずに
残っている。
【0008】本発明の別の目的は、複雑な遅延回路を使
用せず、連続的な遅延を必要とせず、したがって同期に
到達する時間を減少する上記のタイプの同期回路を提供
することである。
【0009】本発明によると、この第2の目的は、検出
回路が、この第1のクロック信号と同期された周期的に
エネーブル/ディスエーブルする第1のパルス波形を供
給し、サンプリングエネーブル/ディスエーブルする第
1の時間間隔を限定する第1のパルス発生器と、このサ
ンプリングエネーブルする第1の時間間隔中およびこの
第1のクロック信号の予め定められたエッジによって限
定されたサンプリング時においてこの第3のクロック信
号をサンプルし、それによって第1のサンプル値を提供
し、記録する第1のサンプリングおよびレジスタ手段と
、このサンプリングエネーブルする第1の時間間隔中お
よびこの第1のクロック信号の予め定められたエッジに
よって限定されたサンプリング時においてこの第1の第
1のサンプル値をサンプルし、それによって前の第1の
サンプル値に等しい第2のサンプル値を供給して記録す
る第1のサンプリング手段と結合された第2のサンプリ
ングおよびレジスタ手段と、この第1および第3のクロ
ック信号間に、したがってこの第1のクロック信号とこ
の入力信号との間におけるこの同期の存在/不存在を示
すエラー信号を第1および第2のサンプル値から生成す
るゲート手段とを具備していることにより達成される。
【0010】第3のクロック信号の既知の形態によると
、検出回路は第3のクロック期間に関して同じ相対的な
時点で得られる第3のクロック信号の第1および第2の
サンプル値の予測された関係を認識し、したがってこの
関係を解釈することによって同期の存在/不存在を検出
する。したがって、これらのサンプルはn×T/2に等
しい間隔で取られることができ、ここでnは整数であり
、Tは第3のクロック信号の周期、したがって入力信号
の周期を表わす。結果として、T/2内でサンプルを取
るために既知の同期回路のような複雑な遅延回路は不要
であり、同期の不存在を検出するのに非常に小さい間隔
を持つ。同期の不存在が検出されたとき、相対的な位相
シフトは入力信号と第1のクロック信号との間の位相調
節信号の制御下において1段の同期への復帰を保証し、
したがって連続的な遅延を回避し、この同期に到達する
ために必要な時間を減少する。
【0011】以下、添附図面を参照にして実施例の説明
によって本発明の上記および別の目的および特徴が明ら
かになり、本発明自身がさらに理解されるであろう。
【0012】
【実施例】図4および図5を参照すると、第2の信号か
ら導出された第1の信号はこの生成を行うために使用さ
れた技術のために第2のものに関して常に小さい時間遅
延を有することに留意しなければならない。しかしなが
ら、これらの図面を簡単にするために遅延は示されてい
ないが、以下の説明において特定されるときには常に“
次のまたは第1の上昇エッジ”を識別するために考慮さ
れるべきである。
【0013】図1に示された同期回路SCは広帯域集積
サービスデジタルネットワーク(BBISDN)、特に
受信機/送信機の送信側で使用される。そこでは、バイ
トデータとして構成され、75MHzのクロック信号C
K2 と同期された受信された入力デジタルデータ流D
INは最初に150 MMHzのクロック信号CK1 
と同期され、この同期されたデータDOUTは後で周波
数で4ビットデータとして構成され、クロック信号CK
1 と同期される出力デジタルデータ流に多重化される
。図4および図5に示されたCK1およびCK2 はそ
れぞれT/4およびT/2に等しい周期を有する。
【0014】回路SCは、リセット入力信号RST、ク
ロック信号CK1 、クロック信号CK2 および入力
信号DINがそれぞれ供給されるリセット入力端子RS
T、クロック入力端子CK1 、クロック入力端子CK
2およびデータ入力端子DINを有し、さらに出力デー
タ流DOUTが発生されるデータ出力端子DOUTを有
する。 回路SCはリセット回路RC、検出および補助位相調節
回路DPCおよび主位相調節回路PACを含む。
【0015】回路SCは以下の回路を具備している:デ
ータ入力D、クロック入力CL、Q出力およびQN出力
を備えた通常のDフリップフロップFF1 、FF2 
;クリアポートを備えたDフリップフロップFC1 お
よびFC2 。その中のFC2 だけが図2に詳細に示
されている。このようなフリップフロップはDフリップ
フロップ自体およびアンドゲートANDを含む。ゲート
の入力はデータ入力D´および制御入力CRによって構
成され、その出力はDフリップフロップ自体のデータ入
力Dに接続されている;マルチプレクサを備え、図3で
はFE1 だけが詳細に示されているDフリップフロッ
プFE1 乃至FE3 。このようなDフリップフロッ
プはDフリップフロップ自体および2入力/1出力マル
チプレクサMUXを具備している。このMUXはデータ
入力D´、データ入力TI、選択入力TE、およびDフ
リップフロップ自体のデータ入力Dに接続された出力を
有している。低いか高いかのいずれかであるTEポート
に供給された選択信号の値に応じて、D´ポートに供給
される信号またはTIポートに供給されるもののいずれ
かがDフリップフロップ自体の入力ポートに供給される
;排他的オアゲートEO;ナンドゲートND。
【0016】リセット回路RCはD入力およびクロック
入力CLがリセット入力端子RSTおよびクロック入力
端子CK2 にそれぞれ接続されるDフリップフロップ
FF1を具備している。FF1 のQN出力RSNは、
CK1 によって制御されるDフリップフロップFF2
 のD入力およびFC1 の入力CRに接続されている
。FF2のQ出力RSはFC2 の入力CRに接続され
ている。
【0017】検出および補助位相調節回路DPCはDフ
リップフロップFC1乃至FC6 、FE1 およびF
E2 、排他的オアゲートEO並びにナンドゲートND
を具備している。
【0018】クロック入力端子CK2 はQN出力CK
3 がそれ自身のデータ入力D´にフィードバックされ
るFC1 のクロック入力CLに接続されている。FC
1 は図4および図5に示されたようなCK2 の半分
の周波数を有するクロック信号CK3 を発生するパル
ス発生器である。クロック信号CK3 および入力信号
の両者はクロック信号CK2 と同期されるため、DI
NとCK1 との間の同期の存在/不存在はCK3 と
CK1 との間の同期の存在/不存在を検出することに
よって検出されることができる。換言すると、クロック
信号CK3 は入力信号DINを表わしている。
【0019】FC1 のQN出力CK3 はまたFE1
 のD´入力に接続され、FE1 はQ出力SAはQ出
力SBを有するFE2 のD´入力に同様に接続される
。FE1 およびFE2 は、それらのQ出力SA、S
Bがそれらの入力TIにフィードバックされているため
同様に接続され、それらのクロック入力CLはクロック
入力端子CK1 に接続され、それらの選択入力TEは
FC3 のQ出力PINに接続される。FE1 および
FE2 は、クロックCK1 の上昇エッジで、またサ
ンプリングエネーブル/またはFC3 のQ出力PIN
で発生されたサンプリングエネーブル/ディスエーブル
パルス波形PINによって限定された低い時間間隔中に
CK3 およびSAをそれぞれサンプルすることができ
る第1および第2のサンプリングおよびレジスタ回路を
構成する。
【0020】Q出力SAおよびSBはエラー検出回路を
構成する排他的オアゲートEOの各入力に接続される。 その出力ERRおよびFC6 のQ出力P4 はFC2
 のD´入力に接続され、そのFC2 のクロック入力
CLはクロック入力端子CK1 に接続される。FC2
 はゲートEOによって発生されたエラー信号を記憶す
るために使用されたレジスタであり、そのQ出力CLR
上で位相調節信号CLRを供給する。後者の出力CLR
はFC3 乃至FC6 のクリア入力CRへ、また位相
調節を制御するためにFC7 のクリア入力CRに接続
される。
【0021】4つのDフリップフロップFC3 乃至F
C6 は、CK1 によって制御されたシフト入力を備
えた4段の閉ループシフトレジスタを形成するように縦
続に閉ループで接続されている。FC3 およびFC6
 のQN出力はFC4 およびFC3 のD´入力にそ
れぞれ接続されているため、位相反転はAFC3 とF
C4 との間、並びにFC3 とFC6 との間で発生
する。この4段のシフトレジスタはFC3 の同じ名称
のQN出力P1 並びにFC4 、FC5 およびFC
6 の同じ名称のQN出力P2 、P3 およびP4 
でそれぞれパルス波形P1 およびP2 乃至P4 を
発生する(図4および図5)パルス発生器を構成する。 さらに、それはFC3 のQ出力で上記のサンプリング
エネーブル/ディスエーブルパルス波形PINを発生す
る(図4および図5)。ここで低時間間隔はエネーブル
時間間隔を構成し、Tに等しい反復期間を有する。
【0022】主位相調節回路PACはDフリップフロッ
プFC7 およびFE3 を具備している。FC7 は
それがFC2 に対するCK2 の代わりにCK1 に
接続されていることを除いてFC1 と同様にして接続
されている。したがって、FC7 はCK1 の半分の
周波数、したがってCK2 の周波数を有するそのQ出
力で信号ESを発生するパルス発生器を構成する。信号
ESはサンプリングエネーブル(低)およびディスエー
ブル(高)時間間隔を限定する別のサンプリングエネー
ブル/ディスエーブル信号である。
【0023】FE3 はFE1 およびFE2 と同様
に接続され、したがってまたサンプリングおよびレジス
タ回路を構成する。特に、その入力D´、CL、TIお
よびTEはデータ入力端子DIN、クロック入力端子C
K1 、FC7 のQ出力DOUTおよびQ出力ESに
それぞれ接続される。FE3 はクロックCK1 の上
昇エッジによって、および限定されたサンプリング時中
に、或はサンプリングエネーブルまたはサンプリングエ
ネーブル/ディスエーブル信号ESによって限定された
低時間間隔中にDINをサンプルする。それは出力端子
DOUTで出力データ信号DOUTを供給する。
【0024】上記の同期回路は以下に示されるように動
作する。最初に図4を参照すると、同期の不存在は検出
されないと仮定される。リセット回路RCの入力端子R
STに供給されたリセット信号RSTが高い場合、後者
の回路はCK2の次の上昇エッジでFF1 のQN出力
において低リセット信号RSNを生成する。CK2 と
同期された信号RSNはパルス発生器FC1のQN出力
で高い出力信号に上昇し、したがってその動作をスター
トする。それによってFC1 はQN出力CK3 でク
ロック波形CK3 を生成する。
【0025】信号RSNはまたCK1 と同期されたリ
セット信号RSをQ出力RSで生成するFF2 のDフ
リップフロップに供給される。この信号RSは、したが
って低位相調節信号CLRをQ出力CLRで発生するF
C2 のクリアポートに供給される。後者の信号CLR
は両パルス発生器FC3 /FC6 およびFC7 を
同時にリセットし、その後それらの動作をスタートし、
各出力で波形P1 乃至P4 、PINおよびESを生
成する。既に上述されたように、PINおよびESの低
間隔はサンプリングエネーブル時間間隔である。
【0026】PINの各サンプリングエネーブル時間間
隔中およびCK1 の第1の上昇エッジによって限定さ
れたサンプリング時にその間隔内でFE1によってサン
プルされ記録されたときにクロック信号CK3 が生じ
、それによって新しいサンプル値SAを生成し、時間T
を前に発生した直ぐ前のサンプリング動作のサンプル値
SAが同時にFE2 によってサンプルされて記録され
、それによって前のサンプル値SAに等しい新しいサン
プル値SBを生成する。換言すると、各サンプリング動
作中にTに等しい距離のCK3 の2つのサンプル値が
得られる。
【0027】ゲート波形P4 の低時間間隔中にゲート
NDの出力信号は高く、そのためCK1 の上昇エッジ
の発生時にそれがフリップフロップFC2 中に記録さ
れ、それによってQ出力で高い出力信号CLRを生成す
る。この信号CLRはFC3 /FC6 およびFC7
 のいずれにも影響を及ぼさない。
【0028】発生する位相シフトが仮定されたように時
間間隔Tによって分離された2つの連続したサンプリン
グ時の間で生じない場合、上記のサンプルされた両値は
等しく、そのためゲートEOの出力で供給されたエラー
信号ERRは低いままである。結果として、信号ERR
が波形P4 の高いパルスの制御下においてゲートND
を通ってゲートされた後、出力信号CLRの状態に対し
て何も変化しない。
【0029】FE1 に関するものと同様であるが、E
Sによって与えられた低間隔中に、したがってPINの
2倍の周波数で、これらの期間内で生じたCK1 の上
昇エッジによって限定されたサンプリング時に入力信号
DINはFE3 によってサンプルされ、それによって
Q出力DOUTでサンプルデータ出力信号DOUTを生
成する。サンプリングエネーブル信号ESの周波数はD
INが同期されるCK2 の周波数に等しいため、サン
プルデータ出力信号DOUTは入力信号DINを表わす
が、CK1 と同期される。
【0030】クロック信号CK3 は入力信号DINを
表し、図4に表された場合にはCK3とCK1 との間
の相対的な位相調節は必要ないため、DINとCK1 
との間の相対的な位相調節も不要である。
【0031】同期の不存在が検出された場合の回路の動
作に対して図5を参照する。CK2 と同期された入力
信号DINとクロック信号CK1 との間のこのような
同期の不存在はクロック信号CK3 とクロック信号C
K1 との間の同期の不存在において反映される。これ
は両者がCK2 と同期されるためである。
【0032】図5において、同期の不存在はCK3 お
よびDINの両者がエッジAの近くでサンプルされるた
め発生する。その結果、FE1 によって供給された新
しいサンプリング値SAは高くなり、一方前のサンプル
値SAに等しい新しいサンプル値SBは依然として低い
。したがって、ゲートEOは高いエラー信号ERRを供
給し、後者は信号P4 の高いパルスの制御下でゲート
NDを介してレジスタFC2中に記録される。したがっ
て、このレジスタのQ出力CLRは期間T/4の時間期
間中に低くなり、P4 の高いパルスに続く。
【0033】このパルスは、エネーブル/ディスエーブ
ルパルス波形のエネーブルまたは低期間の始めにFC3
 およびFC7 の両クリア入力CRに供給され、CK
1 の次の上昇エッジで再び低期間に後者を強制的にす
る。これは、エネーブル/ディスエーブルパルス波形の
エネーブルまたは低期間が、PINおよびESの延長さ
れたエネーブルまたは低間隔中にCK3 およびDIN
がサンプリング時Bだけでなく、サンプリング時Cにも
サンプルされるようにT/4からT/2まで右方向に延
長されることを意味する。エラーはサンプリング時Aで
サンプリング動作のためにCK3 およびDINのエッ
ジの近くで生じているため、サンナプリング時Cのサン
プリング動作が2つのこのようなエッジの中間付近で発
生することは明瞭である。このようにして、同期への復
帰が保証される。FC4 乃至FC6 はFC3と同じ
瞬間にそれらのクリア入力CRでCLR信号を受信し、
したがってそれらの出力信号P2乃至P4 を低いまま
保つ。したがって、4つの位相シフタは出力信号PIN
を供給する瞬間に再スタートされ、P1 乃至P4 が
T/4にわたって右にシフトされ、サンプルされた第3
のクロックと第1のクロックCK1 との間に相対的な
位相シフトを発生させるCK3 の2つのエッジ間の中
間の近くでのPINのエネーブルまたは低期間中CK3
 のサンプリングを保証する。
【0034】同様にFC7 は再スタートされ、その出
力信号ESはT/4にわたって右にシフトされる。これ
は結果的に再発生されたDIN信号とCK1 との間に
相対的な位相シフトを発生させ、したがってDINおよ
びCK1 を同期する。
【0035】本発明の原理が特定の装置に関して上記に
示されているが、この記載は単なる一例であり、本発明
の技術的範囲に対する制限のように限定しないことが理
解されるべきである。
【図面の簡単な説明】
【図1】本発明による同期回路SCの概略ブロック図。
【図2】図1のDフリップフロップFC2 の詳細図。
【図3】図1のDフリップフロップFE1 の詳細図。
【図4】同期したときに図1の回路の種々の点で現れる
パルスの波形図。
【図5】同期がないときに図1の回路の種々の点で現れ
るパルスの波形図。

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】  入力信号とクロック信号との間におい
    て同期の存在/不存在を検出し、それに応じて前記同期
    の存在/不存在を示す位相調節信号を出力する検出回路
    と、同期の不存在が検出されときに入力信号とクロック
    信号との間の相対位相シフトを行うために前記位相調節
    信号によって制御され、前記クロック信号と同期された
    出力信号を供給する位相調節回路とを備えているデジタ
    ル入力信号とクロック信号を同期する同期回路において
    、前記検出回路は前記第1のクロック信号と前記第2の
    クロック信号に同期された第3のクロック信号との間に
    おける前記同期の存在/不存在を検出することによって
    第2のクロック信号と同期された前記入力信号と前記第
    1のクロック信号との間の前記同期の存在/不存在を検
    出することを特徴とする同期回路。
  2. 【請求項2】  前記検出回路は、前記第1のクロック
    信号と同期された周期的にエネーブル/ディスエーブル
    する第1のパルス波形を供給し、サンプリングエネーブ
    ル/ディスエーブルする第1の時間間隔を限定する第1
    のパルス発生器と、前記サンプリングエネーブルする第
    1の時間間隔中および前記第1のクロック信号の予め定
    められたエッジによって限定されたサンプリング時にお
    いて前記第3のクロック信号をサンプルし、それによっ
    て第1のサンプル値を提供し、記録する第1のサンプリ
    ングおよびレジスタ手段と、前記サンプリングエネーブ
    ルする第1の時間間隔中および前記第1のクロック信号
    の予め定められたエッジによって限定されたサンプリン
    グ時において前記第1のサンプル値をサンプルし、それ
    によって前の第1のサンプル値に等しい第2のサンプル
    値を供給して記録する前記第1のサンプリング手段と結
    合された第2のサンプリングおよびレジスタ手段と、前
    記第1および第3のクロック信号間における、したがっ
    て前記第1のクロック信号と前記入力信号との間におけ
    る前記同期の存在/不存在を示すエラー信号を前記第1
    および第2のサンプル値から生成するゲート手段とを具
    備していることを特徴とする請求項1記載の同期回路。
  3. 【請求項3】  前記検出回路はまた前記第1のクロッ
    ク信号と前記サンプリングされた第3のクロック信号と
    の間の相対的な位相シフトを実行するための補助位相調
    節回路を具備していることを特徴とする請求項1記載の
    同期回路。
  4. 【請求項4】  連続したサンプリング時の間の間隔は
    前記第3のクロック信号の半分の多重倍の期間に等しい
    ことを特徴とする請求項2記載の同期回路。
  5. 【請求項5】  前記検出回路は前記エラー信号を記録
    し、その出力において前記位相調節信号を供給する第1
    のレジスタ手段を具備していることを特徴とする請求項
    2記載の同期回路。
  6. 【請求項6】  前記第1のパルス発生器はまた出力が
    前記第1のクロック信号によって制御された第1のDフ
    リップフロップと結合された論理ゲートを通して前記エ
    ラー信号が前記第1のレジスタ手段において記録される
    ことを可能にするゲート信号を供給し、出力において前
    記位相調節信号を供給することを特徴とする請求項5記
    載の同期回路。
  7. 【請求項7】  前記補助位相調節回路はその期間にわ
    たって、位相シフトされたエネーブルする第1の時間間
    隔の第1のものが2つの連続した第1および第2のサン
    プリング時点をカバーし、一方別の位相シフトされたエ
    ネーブルする第1の時間間隔がそれぞれ第2のサンプリ
    ング時だけをカバーするように前記位相調節信号の制御
    下において前記エネーブルする第1の時間間隔を位相シ
    フトすることができることを特徴とする請求項2または
    3記載の同期回路。
  8. 【請求項8】  前記位相調節回路は前記第1のクロッ
    クと同期された周期的にエネーブル/ディスエーブルす
    る第2のパルス波形を供給し、サンプリングエネーブル
    およびディスエーブルする第2の時間間隔を限定する第
    2のパルス発生器と、前記サンプリングエネーブルする
    第2の時間間隔中および前記第1のクロック信号の予め
    定められたエッジによって限定されたサンプリング時に
    おいて前記入力信号をサンプルし、それによって前記第
    1のクロック信号と同期された前記出力信号を供給して
    記録する第3のサンプリングおよびレジスタ手段とを具
    備していることを特徴とする請求項1記載の同期回路。
  9. 【請求項9】  前記位相調節回路はその期間にわたっ
    て、位相シフトされたエネーブルする第2の時間間隔の
    第1のものが2つの連続した第1および第2のサンプリ
    ング時をカバーし、一方別の位相シフトされたエネーブ
    ルする第2の時間間隔が第2のサンプリング時だけをカ
    バーするように前記位相調節信号の制御下において前記
    エネーブルする第2の時間間隔を位相シフトすることが
    できることを特徴とする請求項8記載の同期回路。
  10. 【請求項10】  前記第1のクロック信号の周波数は
    前記第2のクロック信号の周波数の2倍に等しく、前記
    第1のパルス発生器は前記第1のクロック信号によって
    制御され、最初および最後の段を有するシフト入力を備
    えた閉ループの4段シフトレジスタによって構成され、
    それにおいて信号反転が行われ、前記段はそれぞれDフ
    リップフロップのデータ入力と結合された第1のアンド
    ゲートを具備していることを特徴とする請求項2記載の
    同期回路。
  11. 【請求項11】  前記位相調節信号は非反転出力にお
    いて前記周期的にエネーブル/ディスエーブルする第1
    のパルス波形を供給する前記第1の段に関連された第1
    のアンドゲートの入力を制御し、前記ゲート信号は前記
    第1のパルス発生器の前記最後の段の非反転出力におい
    て供給されることを特徴とする請求項6,7または10
    記載の同期回路。
  12. 【請求項12】  前記第1のクロック信号の周波数は
    前記第2のクロック信号の周波数の2倍に等しく、前記
    第2のパルス発生器はDフリップフロップのデータ入力
    に結合された第2のアンドゲートを備えた発振回路によ
    って構成され、前記第1のクロック信号によって制御さ
    れ、前記位相調節信号は前記アンドゲートの入力に供給
    されることを特徴とする請求項8記載の同期回路。
  13. 【請求項13】  前記第3のサンプリング回路は、前
    記出力信号が供給される第1の入力と、前記入力信号が
    前記第2のパルス波形によって制御された選択入力によ
    り供給される第2の入力と、前記第1のクロック信号に
    よって制御されたDフリップフロップと結合された出力
    とを備えている2入力/1出力マルチプレクサを具備し
    ていることを特徴とする請求項8記載の同期回路。
  14. 【請求項14】  前記第1のサンプリングおよびレジ
    スタ手段は、前記第1のサンプル値が供給される第1の
    入力と、前記第3のクロック信号が前記第1のパルス波
    形によって制御された選択入力を供給される第2の入力
    と、前記第1のクロック信号によって制御されたDフリ
    ップフロップと結合された出力とを備えている2入力/
    1出力マルチプレクサから構成されていることを特徴と
    する請求項2記載の同期回路。
  15. 【請求項15】  前記第2のサンプリングおよびレジ
    スタ手段は、前記第2のサンプル値が供給される第1の
    入力と、前記第1のサンプル値が前記第1のパルス波形
    によって制御された選択入力により供給される第2の入
    力と、前記第1のクロック信号によって制御されたDフ
    リップフロップと結合された出力とを備えている2入力
    /1出力マルチプレクサから構成されていることを特徴
    とする請求項2記載の同期回路。
JP3335137A 1990-12-18 1991-12-18 同期回路 Pending JPH04341013A (ja)

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