JPH04341013A - 同期回路 - Google Patents

同期回路

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JPH04341013A
JPH04341013A JP3335137A JP33513791A JPH04341013A JP H04341013 A JPH04341013 A JP H04341013A JP 3335137 A JP3335137 A JP 3335137A JP 33513791 A JP33513791 A JP 33513791A JP H04341013 A JPH04341013 A JP H04341013A
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JP
Japan
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signal
clock signal
input
sampling
synchronization
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Pending
Application number
JP3335137A
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English (en)
Inventor
Patrick Ampe
パトリック・アンペ
De Pol Daniel F J Van
ダニエル・フランス・ヨゼフィナ・バン・デ・ポル
Leon Cloetens
レオン・クレテンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent NV
Original Assignee
Alcatel NV
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronizing For Television (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Selective Calling Equipment (AREA)
  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路がデジタル入力信
号とクロック信号との間において同期の存在／不存在を
検出し、それに応じてこの同期の存在／不存在を示す位
相調節信号を供給する検出回路と、同期の不存在が検出
されときに入力信号とクロック信号との間の相対位相シ
フトを行ってこの位相調節信号によって制御され、この
クロック信号と同期された出力信号を供給する位相調節
回路を備えたデジタル入力信号およびクロック信号を同
期する回路に関する。
【０００２】
【従来の技術】このような同期回路は、例えば国際特許
出願ＰＣＴ／ＥＰ８８／００２７２　において技術的に
すでに知られている。この既知の同期回路において、検
出回路は入力信号の１期間をカバーする可変遅延回路を
備えた位相調節回路に入力信号を通すことによって得ら
れた再発生された出力信号の少なくとも２つのサンプル
間の関係を解釈することによってデジタル入力信号とク
ロック信号との間における同期の存在／不存在を検出す
る。この位相調節信号は検出回路によって発生された位
相調節信号の制御下において上記の可変遅延値を適合さ
せることによって再発生された出力データ信号とクロッ
ク信号との間の相対位相シフトを行う。
【０００３】
【発明が解決しようとする課題】この既知の同期回路の
第１欠点は、検出回路が同期に至るように少しづつ位相
調節信号の制御下において連続的に異なる遅延にこの入
力信号をさらすため、それが入力信号上で直接動作する
ことである。これは、多数の連続した遅延が必要である
場合に同期に到達する時間が比較的長いことを意味し、
これは既存の同期回路の別の欠点である。
【０００４】さらに別の欠点は再発生された出力のサン
プルが入力信号の半分の周期内に、また複雑で正確な遅
延回路を構成する非常に小さい時間間隔で得られなけれ
ばならないことである。このような遅延回路は比較的高
価であり、特に同期回路が高周波で、したがってヒ化ガ
リウムのような技術を必要として動作しなければならな
い場合に高価である。
【０００５】本発明の第１の目的は上記のタイプである
が、入力信号上で動作しない同期回路を提供することで
ある。
【０００６】
【課題を解決するための手段】本発明によると、この目
的は、検出回路がこの第１のクロック信号と第２のクロ
ック信号に同期された第３のクロック信号との間におい
てこの同期の存在／不存在を検出することによって第２
のクロック信号と同期された入力信号と最初に述べられ
た第１のクロック信号との間で同期の存在／不存在を検
出する同期回路によって達成される。
【０００７】第３のクロック信号は入力信号と同じクロ
ック信号と同期されるため、検出回路は第３のクロック
信号上で動作することによって入力信号と第１のクロッ
ク信号との間の同期の存在／不存在を検出することがで
き、入力信号は同期の欠如が検出されるまで変化せずに
残っている。
【０００８】本発明の別の目的は、複雑な遅延回路を使
用せず、連続的な遅延を必要とせず、したがって同期に
到達する時間を減少する上記のタイプの同期回路を提供
することである。
【０００９】本発明によると、この第２の目的は、検出
回路が、この第１のクロック信号と同期された周期的に
エネーブル／ディスエーブルする第１のパルス波形を供
給し、サンプリングエネーブル／ディスエーブルする第
１の時間間隔を限定する第１のパルス発生器と、このサ
ンプリングエネーブルする第１の時間間隔中およびこの
第１のクロック信号の予め定められたエッジによって限
定されたサンプリング時においてこの第３のクロック信
号をサンプルし、それによって第１のサンプル値を提供
し、記録する第１のサンプリングおよびレジスタ手段と
、このサンプリングエネーブルする第１の時間間隔中お
よびこの第１のクロック信号の予め定められたエッジに
よって限定されたサンプリング時においてこの第１の第
１のサンプル値をサンプルし、それによって前の第１の
サンプル値に等しい第２のサンプル値を供給して記録す
る第１のサンプリング手段と結合された第２のサンプリ
ングおよびレジスタ手段と、この第１および第３のクロ
ック信号間に、したがってこの第１のクロック信号とこ
の入力信号との間におけるこの同期の存在／不存在を示
すエラー信号を第１および第２のサンプル値から生成す
るゲート手段とを具備していることにより達成される。
【００１０】第３のクロック信号の既知の形態によると
、検出回路は第３のクロック期間に関して同じ相対的な
時点で得られる第３のクロック信号の第１および第２の
サンプル値の予測された関係を認識し、したがってこの
関係を解釈することによって同期の存在／不存在を検出
する。したがって、これらのサンプルはｎ×Ｔ／２に等
しい間隔で取られることができ、ここでｎは整数であり
、Ｔは第３のクロック信号の周期、したがって入力信号
の周期を表わす。結果として、Ｔ／２内でサンプルを取
るために既知の同期回路のような複雑な遅延回路は不要
であり、同期の不存在を検出するのに非常に小さい間隔
を持つ。同期の不存在が検出されたとき、相対的な位相
シフトは入力信号と第１のクロック信号との間の位相調
節信号の制御下において１段の同期への復帰を保証し、
したがって連続的な遅延を回避し、この同期に到達する
ために必要な時間を減少する。
【００１１】以下、添附図面を参照にして実施例の説明
によって本発明の上記および別の目的および特徴が明ら
かになり、本発明自身がさらに理解されるであろう。
【００１２】
【実施例】図４および図５を参照すると、第２の信号か
ら導出された第１の信号はこの生成を行うために使用さ
れた技術のために第２のものに関して常に小さい時間遅
延を有することに留意しなければならない。しかしなが
ら、これらの図面を簡単にするために遅延は示されてい
ないが、以下の説明において特定されるときには常に“
次のまたは第１の上昇エッジ”を識別するために考慮さ
れるべきである。
【００１３】図１に示された同期回路ＳＣは広帯域集積
サービスデジタルネットワーク（ＢＢＩＳＤＮ）、特に
受信機／送信機の送信側で使用される。そこでは、バイ
トデータとして構成され、７５ＭＨｚのクロック信号Ｃ
Ｋ２　と同期された受信された入力デジタルデータ流Ｄ
ＩＮは最初に１５０　ＭＭＨｚのクロック信号ＣＫ１　
と同期され、この同期されたデータＤＯＵＴは後で周波
数で４ビットデータとして構成され、クロック信号ＣＫ
１　と同期される出力デジタルデータ流に多重化される
。図４および図５に示されたＣＫ１およびＣＫ２　はそ
れぞれＴ／４およびＴ／２に等しい周期を有する。
【００１４】回路ＳＣは、リセット入力信号ＲＳＴ、ク
ロック信号ＣＫ１　、クロック信号ＣＫ２　および入力
信号ＤＩＮがそれぞれ供給されるリセット入力端子ＲＳ
Ｔ、クロック入力端子ＣＫ１　、クロック入力端子ＣＫ
２およびデータ入力端子ＤＩＮを有し、さらに出力デー
タ流ＤＯＵＴが発生されるデータ出力端子ＤＯＵＴを有
する。 回路ＳＣはリセット回路ＲＣ、検出および補助位相調節
回路ＤＰＣおよび主位相調節回路ＰＡＣを含む。
【００１５】回路ＳＣは以下の回路を具備している：デ
ータ入力Ｄ、クロック入力ＣＬ、Ｑ出力およびＱＮ出力
を備えた通常のＤフリップフロップＦＦ１　、ＦＦ２　
；クリアポートを備えたＤフリップフロップＦＣ１　お
よびＦＣ２　。その中のＦＣ２　だけが図２に詳細に示
されている。このようなフリップフロップはＤフリップ
フロップ自体およびアンドゲートＡＮＤを含む。ゲート
の入力はデータ入力Ｄ´および制御入力ＣＲによって構
成され、その出力はＤフリップフロップ自体のデータ入
力Ｄに接続されている；マルチプレクサを備え、図３で
はＦＥ１　だけが詳細に示されているＤフリップフロッ
プＦＥ１　乃至ＦＥ３　。このようなＤフリップフロッ
プはＤフリップフロップ自体および２入力／１出力マル
チプレクサＭＵＸを具備している。このＭＵＸはデータ
入力Ｄ´、データ入力ＴＩ、選択入力ＴＥ、およびＤフ
リップフロップ自体のデータ入力Ｄに接続された出力を
有している。低いか高いかのいずれかであるＴＥポート
に供給された選択信号の値に応じて、Ｄ´ポートに供給
される信号またはＴＩポートに供給されるもののいずれ
かがＤフリップフロップ自体の入力ポートに供給される
；排他的オアゲートＥＯ；ナンドゲートＮＤ。
【００１６】リセット回路ＲＣはＤ入力およびクロック
入力ＣＬがリセット入力端子ＲＳＴおよびクロック入力
端子ＣＫ２　にそれぞれ接続されるＤフリップフロップ
ＦＦ１を具備している。ＦＦ１　のＱＮ出力ＲＳＮは、
ＣＫ１　によって制御されるＤフリップフロップＦＦ２
　のＤ入力およびＦＣ１　の入力ＣＲに接続されている
。ＦＦ２のＱ出力ＲＳはＦＣ２　の入力ＣＲに接続され
ている。
【００１７】検出および補助位相調節回路ＤＰＣはＤフ
リップフロップＦＣ１乃至ＦＣ６　、ＦＥ１　およびＦ
Ｅ２　、排他的オアゲートＥＯ並びにナンドゲートＮＤ
を具備している。
【００１８】クロック入力端子ＣＫ２　はＱＮ出力ＣＫ
３　がそれ自身のデータ入力Ｄ´にフィードバックされ
るＦＣ１　のクロック入力ＣＬに接続されている。ＦＣ
１　は図４および図５に示されたようなＣＫ２　の半分
の周波数を有するクロック信号ＣＫ３　を発生するパル
ス発生器である。クロック信号ＣＫ３　および入力信号
の両者はクロック信号ＣＫ２　と同期されるため、ＤＩ
ＮとＣＫ１　との間の同期の存在／不存在はＣＫ３　と
ＣＫ１　との間の同期の存在／不存在を検出することに
よって検出されることができる。換言すると、クロック
信号ＣＫ３　は入力信号ＤＩＮを表わしている。
【００１９】ＦＣ１　のＱＮ出力ＣＫ３　はまたＦＥ１
　のＤ´入力に接続され、ＦＥ１　はＱ出力ＳＡはＱ出
力ＳＢを有するＦＥ２　のＤ´入力に同様に接続される
。ＦＥ１　およびＦＥ２　は、それらのＱ出力ＳＡ、Ｓ
Ｂがそれらの入力ＴＩにフィードバックされているため
同様に接続され、それらのクロック入力ＣＬはクロック
入力端子ＣＫ１　に接続され、それらの選択入力ＴＥは
ＦＣ３　のＱ出力ＰＩＮに接続される。ＦＥ１　および
ＦＥ２　は、クロックＣＫ１　の上昇エッジで、またサ
ンプリングエネーブル／またはＦＣ３　のＱ出力ＰＩＮ
で発生されたサンプリングエネーブル／ディスエーブル
パルス波形ＰＩＮによって限定された低い時間間隔中に
ＣＫ３　およびＳＡをそれぞれサンプルすることができ
る第１および第２のサンプリングおよびレジスタ回路を
構成する。
【００２０】Ｑ出力ＳＡおよびＳＢはエラー検出回路を
構成する排他的オアゲートＥＯの各入力に接続される。 その出力ＥＲＲおよびＦＣ６　のＱ出力Ｐ４　はＦＣ２
　のＤ´入力に接続され、そのＦＣ２　のクロック入力
ＣＬはクロック入力端子ＣＫ１　に接続される。ＦＣ２
　はゲートＥＯによって発生されたエラー信号を記憶す
るために使用されたレジスタであり、そのＱ出力ＣＬＲ
上で位相調節信号ＣＬＲを供給する。後者の出力ＣＬＲ
はＦＣ３　乃至ＦＣ６　のクリア入力ＣＲへ、また位相
調節を制御するためにＦＣ７　のクリア入力ＣＲに接続
される。
【００２１】４つのＤフリップフロップＦＣ３　乃至Ｆ
Ｃ６　は、ＣＫ１　によって制御されたシフト入力を備
えた４段の閉ループシフトレジスタを形成するように縦
続に閉ループで接続されている。ＦＣ３　およびＦＣ６
　のＱＮ出力はＦＣ４　およびＦＣ３　のＤ´入力にそ
れぞれ接続されているため、位相反転はＡＦＣ３　とＦ
Ｃ４　との間、並びにＦＣ３　とＦＣ６　との間で発生
する。この４段のシフトレジスタはＦＣ３　の同じ名称
のＱＮ出力Ｐ１　並びにＦＣ４　、ＦＣ５　およびＦＣ
６　の同じ名称のＱＮ出力Ｐ２　、Ｐ３　およびＰ４　
でそれぞれパルス波形Ｐ１　およびＰ２　乃至Ｐ４　を
発生する（図４および図５）パルス発生器を構成する。 さらに、それはＦＣ３　のＱ出力で上記のサンプリング
エネーブル／ディスエーブルパルス波形ＰＩＮを発生す
る（図４および図５）。ここで低時間間隔はエネーブル
時間間隔を構成し、Ｔに等しい反復期間を有する。
【００２２】主位相調節回路ＰＡＣはＤフリップフロッ
プＦＣ７　およびＦＥ３　を具備している。ＦＣ７　は
それがＦＣ２　に対するＣＫ２　の代わりにＣＫ１　に
接続されていることを除いてＦＣ１　と同様にして接続
されている。したがって、ＦＣ７　はＣＫ１　の半分の
周波数、したがってＣＫ２　の周波数を有するそのＱ出
力で信号ＥＳを発生するパルス発生器を構成する。信号
ＥＳはサンプリングエネーブル（低）およびディスエー
ブル（高）時間間隔を限定する別のサンプリングエネー
ブル／ディスエーブル信号である。
【００２３】ＦＥ３　はＦＥ１　およびＦＥ２　と同様
に接続され、したがってまたサンプリングおよびレジス
タ回路を構成する。特に、その入力Ｄ´、ＣＬ、ＴＩお
よびＴＥはデータ入力端子ＤＩＮ、クロック入力端子Ｃ
Ｋ１　、ＦＣ７　のＱ出力ＤＯＵＴおよびＱ出力ＥＳに
それぞれ接続される。ＦＥ３　はクロックＣＫ１　の上
昇エッジによって、および限定されたサンプリング時中
に、或はサンプリングエネーブルまたはサンプリングエ
ネーブル／ディスエーブル信号ＥＳによって限定された
低時間間隔中にＤＩＮをサンプルする。それは出力端子
ＤＯＵＴで出力データ信号ＤＯＵＴを供給する。
【００２４】上記の同期回路は以下に示されるように動
作する。最初に図４を参照すると、同期の不存在は検出
されないと仮定される。リセット回路ＲＣの入力端子Ｒ
ＳＴに供給されたリセット信号ＲＳＴが高い場合、後者
の回路はＣＫ２の次の上昇エッジでＦＦ１　のＱＮ出力
において低リセット信号ＲＳＮを生成する。ＣＫ２　と
同期された信号ＲＳＮはパルス発生器ＦＣ１のＱＮ出力
で高い出力信号に上昇し、したがってその動作をスター
トする。それによってＦＣ１　はＱＮ出力ＣＫ３　でク
ロック波形ＣＫ３　を生成する。
【００２５】信号ＲＳＮはまたＣＫ１　と同期されたリ
セット信号ＲＳをＱ出力ＲＳで生成するＦＦ２　のＤフ
リップフロップに供給される。この信号ＲＳは、したが
って低位相調節信号ＣＬＲをＱ出力ＣＬＲで発生するＦ
Ｃ２　のクリアポートに供給される。後者の信号ＣＬＲ
は両パルス発生器ＦＣ３　／ＦＣ６　およびＦＣ７　を
同時にリセットし、その後それらの動作をスタートし、
各出力で波形Ｐ１　乃至Ｐ４　、ＰＩＮおよびＥＳを生
成する。既に上述されたように、ＰＩＮおよびＥＳの低
間隔はサンプリングエネーブル時間間隔である。
【００２６】ＰＩＮの各サンプリングエネーブル時間間
隔中およびＣＫ１　の第１の上昇エッジによって限定さ
れたサンプリング時にその間隔内でＦＥ１によってサン
プルされ記録されたときにクロック信号ＣＫ３　が生じ
、それによって新しいサンプル値ＳＡを生成し、時間Ｔ
を前に発生した直ぐ前のサンプリング動作のサンプル値
ＳＡが同時にＦＥ２　によってサンプルされて記録され
、それによって前のサンプル値ＳＡに等しい新しいサン
プル値ＳＢを生成する。換言すると、各サンプリング動
作中にＴに等しい距離のＣＫ３　の２つのサンプル値が
得られる。
【００２７】ゲート波形Ｐ４　の低時間間隔中にゲート
ＮＤの出力信号は高く、そのためＣＫ１　の上昇エッジ
の発生時にそれがフリップフロップＦＣ２　中に記録さ
れ、それによってＱ出力で高い出力信号ＣＬＲを生成す
る。この信号ＣＬＲはＦＣ３　／ＦＣ６　およびＦＣ７
　のいずれにも影響を及ぼさない。
【００２８】発生する位相シフトが仮定されたように時
間間隔Ｔによって分離された２つの連続したサンプリン
グ時の間で生じない場合、上記のサンプルされた両値は
等しく、そのためゲートＥＯの出力で供給されたエラー
信号ＥＲＲは低いままである。結果として、信号ＥＲＲ
が波形Ｐ４　の高いパルスの制御下においてゲートＮＤ
を通ってゲートされた後、出力信号ＣＬＲの状態に対し
て何も変化しない。
【００２９】ＦＥ１　に関するものと同様であるが、Ｅ
Ｓによって与えられた低間隔中に、したがってＰＩＮの
２倍の周波数で、これらの期間内で生じたＣＫ１　の上
昇エッジによって限定されたサンプリング時に入力信号
ＤＩＮはＦＥ３　によってサンプルされ、それによって
Ｑ出力ＤＯＵＴでサンプルデータ出力信号ＤＯＵＴを生
成する。サンプリングエネーブル信号ＥＳの周波数はＤ
ＩＮが同期されるＣＫ２　の周波数に等しいため、サン
プルデータ出力信号ＤＯＵＴは入力信号ＤＩＮを表わす
が、ＣＫ１　と同期される。
【００３０】クロック信号ＣＫ３　は入力信号ＤＩＮを
表し、図４に表された場合にはＣＫ３とＣＫ１　との間
の相対的な位相調節は必要ないため、ＤＩＮとＣＫ１　
との間の相対的な位相調節も不要である。
【００３１】同期の不存在が検出された場合の回路の動
作に対して図５を参照する。ＣＫ２　と同期された入力
信号ＤＩＮとクロック信号ＣＫ１　との間のこのような
同期の不存在はクロック信号ＣＫ３　とクロック信号Ｃ
Ｋ１　との間の同期の不存在において反映される。これ
は両者がＣＫ２　と同期されるためである。
【００３２】図５において、同期の不存在はＣＫ３　お
よびＤＩＮの両者がエッジＡの近くでサンプルされるた
め発生する。その結果、ＦＥ１　によって供給された新
しいサンプリング値ＳＡは高くなり、一方前のサンプル
値ＳＡに等しい新しいサンプル値ＳＢは依然として低い
。したがって、ゲートＥＯは高いエラー信号ＥＲＲを供
給し、後者は信号Ｐ４　の高いパルスの制御下でゲート
ＮＤを介してレジスタＦＣ２中に記録される。したがっ
て、このレジスタのＱ出力ＣＬＲは期間Ｔ／４の時間期
間中に低くなり、Ｐ４　の高いパルスに続く。
【００３３】このパルスは、エネーブル／ディスエーブ
ルパルス波形のエネーブルまたは低期間の始めにＦＣ３
　およびＦＣ７　の両クリア入力ＣＲに供給され、ＣＫ
１　の次の上昇エッジで再び低期間に後者を強制的にす
る。これは、エネーブル／ディスエーブルパルス波形の
エネーブルまたは低期間が、ＰＩＮおよびＥＳの延長さ
れたエネーブルまたは低間隔中にＣＫ３　およびＤＩＮ
がサンプリング時Ｂだけでなく、サンプリング時Ｃにも
サンプルされるようにＴ／４からＴ／２まで右方向に延
長されることを意味する。エラーはサンプリング時Ａで
サンプリング動作のためにＣＫ３　およびＤＩＮのエッ
ジの近くで生じているため、サンナプリング時Ｃのサン
プリング動作が２つのこのようなエッジの中間付近で発
生することは明瞭である。このようにして、同期への復
帰が保証される。ＦＣ４　乃至ＦＣ６　はＦＣ３と同じ
瞬間にそれらのクリア入力ＣＲでＣＬＲ信号を受信し、
したがってそれらの出力信号Ｐ２乃至Ｐ４　を低いまま
保つ。したがって、４つの位相シフタは出力信号ＰＩＮ
を供給する瞬間に再スタートされ、Ｐ１　乃至Ｐ４　が
Ｔ／４にわたって右にシフトされ、サンプルされた第３
のクロックと第１のクロックＣＫ１　との間に相対的な
位相シフトを発生させるＣＫ３　の２つのエッジ間の中
間の近くでのＰＩＮのエネーブルまたは低期間中ＣＫ３
　のサンプリングを保証する。
【００３４】同様にＦＣ７　は再スタートされ、その出
力信号ＥＳはＴ／４にわたって右にシフトされる。これ
は結果的に再発生されたＤＩＮ信号とＣＫ１　との間に
相対的な位相シフトを発生させ、したがってＤＩＮおよ
びＣＫ１　を同期する。
【００３５】本発明の原理が特定の装置に関して上記に
示されているが、この記載は単なる一例であり、本発明
の技術的範囲に対する制限のように限定しないことが理
解されるべきである。
【図面の簡単な説明】
【図１】本発明による同期回路ＳＣの概略ブロック図。
【図２】図１のＤフリップフロップＦＣ２　の詳細図。
【図３】図１のＤフリップフロップＦＥ１　の詳細図。
【図４】同期したときに図１の回路の種々の点で現れる
パルスの波形図。
【図５】同期がないときに図１の回路の種々の点で現れ
るパルスの波形図。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　入力信号とクロック信号との間におい
    て同期の存在／不存在を検出し、それに応じて前記同期
    の存在／不存在を示す位相調節信号を出力する検出回路
    と、同期の不存在が検出されときに入力信号とクロック
    信号との間の相対位相シフトを行うために前記位相調節
    信号によって制御され、前記クロック信号と同期された
    出力信号を供給する位相調節回路とを備えているデジタ
    ル入力信号とクロック信号を同期する同期回路において
    、前記検出回路は前記第１のクロック信号と前記第２の
    クロック信号に同期された第３のクロック信号との間に
    おける前記同期の存在／不存在を検出することによって
    第２のクロック信号と同期された前記入力信号と前記第
    １のクロック信号との間の前記同期の存在／不存在を検
    出することを特徴とする同期回路。
  2. 【請求項２】　　前記検出回路は、前記第１のクロック
    信号と同期された周期的にエネーブル／ディスエーブル
    する第１のパルス波形を供給し、サンプリングエネーブ
    ル／ディスエーブルする第１の時間間隔を限定する第１
    のパルス発生器と、前記サンプリングエネーブルする第
    １の時間間隔中および前記第１のクロック信号の予め定
    められたエッジによって限定されたサンプリング時にお
    いて前記第３のクロック信号をサンプルし、それによっ
    て第１のサンプル値を提供し、記録する第１のサンプリ
    ングおよびレジスタ手段と、前記サンプリングエネーブ
    ルする第１の時間間隔中および前記第１のクロック信号
    の予め定められたエッジによって限定されたサンプリン
    グ時において前記第１のサンプル値をサンプルし、それ
    によって前の第１のサンプル値に等しい第２のサンプル
    値を供給して記録する前記第１のサンプリング手段と結
    合された第２のサンプリングおよびレジスタ手段と、前
    記第１および第３のクロック信号間における、したがっ
    て前記第１のクロック信号と前記入力信号との間におけ
    る前記同期の存在／不存在を示すエラー信号を前記第１
    および第２のサンプル値から生成するゲート手段とを具
    備していることを特徴とする請求項１記載の同期回路。
  3. 【請求項３】　　前記検出回路はまた前記第１のクロッ
    ク信号と前記サンプリングされた第３のクロック信号と
    の間の相対的な位相シフトを実行するための補助位相調
    節回路を具備していることを特徴とする請求項１記載の
    同期回路。
  4. 【請求項４】　　連続したサンプリング時の間の間隔は
    前記第３のクロック信号の半分の多重倍の期間に等しい
    ことを特徴とする請求項２記載の同期回路。
  5. 【請求項５】　　前記検出回路は前記エラー信号を記録
    し、その出力において前記位相調節信号を供給する第１
    のレジスタ手段を具備していることを特徴とする請求項
    ２記載の同期回路。
  6. 【請求項６】　　前記第１のパルス発生器はまた出力が
    前記第１のクロック信号によって制御された第１のＤフ
    リップフロップと結合された論理ゲートを通して前記エ
    ラー信号が前記第１のレジスタ手段において記録される
    ことを可能にするゲート信号を供給し、出力において前
    記位相調節信号を供給することを特徴とする請求項５記
    載の同期回路。
  7. 【請求項７】　　前記補助位相調節回路はその期間にわ
    たって、位相シフトされたエネーブルする第１の時間間
    隔の第１のものが２つの連続した第１および第２のサン
    プリング時点をカバーし、一方別の位相シフトされたエ
    ネーブルする第１の時間間隔がそれぞれ第２のサンプリ
    ング時だけをカバーするように前記位相調節信号の制御
    下において前記エネーブルする第１の時間間隔を位相シ
    フトすることができることを特徴とする請求項２または
    ３記載の同期回路。
  8. 【請求項８】　　前記位相調節回路は前記第１のクロッ
    クと同期された周期的にエネーブル／ディスエーブルす
    る第２のパルス波形を供給し、サンプリングエネーブル
    およびディスエーブルする第２の時間間隔を限定する第
    ２のパルス発生器と、前記サンプリングエネーブルする
    第２の時間間隔中および前記第１のクロック信号の予め
    定められたエッジによって限定されたサンプリング時に
    おいて前記入力信号をサンプルし、それによって前記第
    １のクロック信号と同期された前記出力信号を供給して
    記録する第３のサンプリングおよびレジスタ手段とを具
    備していることを特徴とする請求項１記載の同期回路。
  9. 【請求項９】　　前記位相調節回路はその期間にわたっ
    て、位相シフトされたエネーブルする第２の時間間隔の
    第１のものが２つの連続した第１および第２のサンプリ
    ング時をカバーし、一方別の位相シフトされたエネーブ
    ルする第２の時間間隔が第２のサンプリング時だけをカ
    バーするように前記位相調節信号の制御下において前記
    エネーブルする第２の時間間隔を位相シフトすることが
    できることを特徴とする請求項８記載の同期回路。
  10. 【請求項１０】　　前記第１のクロック信号の周波数は
    前記第２のクロック信号の周波数の２倍に等しく、前記
    第１のパルス発生器は前記第１のクロック信号によって
    制御され、最初および最後の段を有するシフト入力を備
    えた閉ループの４段シフトレジスタによって構成され、
    それにおいて信号反転が行われ、前記段はそれぞれＤフ
    リップフロップのデータ入力と結合された第１のアンド
    ゲートを具備していることを特徴とする請求項２記載の
    同期回路。
  11. 【請求項１１】　　前記位相調節信号は非反転出力にお
    いて前記周期的にエネーブル／ディスエーブルする第１
    のパルス波形を供給する前記第１の段に関連された第１
    のアンドゲートの入力を制御し、前記ゲート信号は前記
    第１のパルス発生器の前記最後の段の非反転出力におい
    て供給されることを特徴とする請求項６，７または１０
    記載の同期回路。
  12. 【請求項１２】　　前記第１のクロック信号の周波数は
    前記第２のクロック信号の周波数の２倍に等しく、前記
    第２のパルス発生器はＤフリップフロップのデータ入力
    に結合された第２のアンドゲートを備えた発振回路によ
    って構成され、前記第１のクロック信号によって制御さ
    れ、前記位相調節信号は前記アンドゲートの入力に供給
    されることを特徴とする請求項８記載の同期回路。
  13. 【請求項１３】　　前記第３のサンプリング回路は、前
    記出力信号が供給される第１の入力と、前記入力信号が
    前記第２のパルス波形によって制御された選択入力によ
    り供給される第２の入力と、前記第１のクロック信号に
    よって制御されたＤフリップフロップと結合された出力
    とを備えている２入力／１出力マルチプレクサを具備し
    ていることを特徴とする請求項８記載の同期回路。
  14. 【請求項１４】　　前記第１のサンプリングおよびレジ
    スタ手段は、前記第１のサンプル値が供給される第１の
    入力と、前記第３のクロック信号が前記第１のパルス波
    形によって制御された選択入力を供給される第２の入力
    と、前記第１のクロック信号によって制御されたＤフリ
    ップフロップと結合された出力とを備えている２入力／
    １出力マルチプレクサから構成されていることを特徴と
    する請求項２記載の同期回路。
  15. 【請求項１５】　　前記第２のサンプリングおよびレジ
    スタ手段は、前記第２のサンプル値が供給される第１の
    入力と、前記第１のサンプル値が前記第１のパルス波形
    によって制御された選択入力により供給される第２の入
    力と、前記第１のクロック信号によって制御されたＤフ
    リップフロップと結合された出力とを備えている２入力
    ／１出力マルチプレクサから構成されていることを特徴
    とする請求項２記載の同期回路。
JP3335137A 1990-12-18 1991-12-18 同期回路 Pending JPH04341013A (ja)

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