KR970701950A - 비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(a phase error processor circuit with a comparator input swapping technique) - Google Patents

비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(a phase error processor circuit with a comparator input swapping technique)

Info

Publication number
KR970701950A
KR970701950A KR1019960705032A KR19960705032A KR970701950A KR 970701950 A KR970701950 A KR 970701950A KR 1019960705032 A KR1019960705032 A KR 1019960705032A KR 19960705032 A KR19960705032 A KR 19960705032A KR 970701950 A KR970701950 A KR 970701950A
Authority
KR
South Korea
Prior art keywords
signal
integrator
phase
pulse
input terminal
Prior art date
Application number
KR1019960705032A
Other languages
English (en)
Inventor
히 웡
가브리엘 엠. 리
Original Assignee
존 엠. 클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락 3세
Publication of KR970701950A publication Critical patent/KR970701950A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

착신 데이타와 국부 클록(local clock) 사이의 위상 오차를 나타내는 폭의 펄스를 포함하는 제1펄스 스트림(pulse stream) 및 기준폭의 펄스를 포함하는 제2펄스 스트림의 형태로 위상 오차기 PEP 회로에 제공되는 위상 오차 처리기(phase error processor; PEP)를 지나는 위상 동기 루프(phase-locked loop). 상기 회로에는 비교기의 제1 및 제2입력에 연결된 출력을 지니는 두개의 적분기가 포함된다. 스위치들은 제1시간 원도우(window) 동안 상기 제1펄스 스트림을 하나의 적분기의 입력에 그리고 상기 제2펄스 스트림을 다른 하나의 적분기의 입력에 연결하고 제2시간 원도우 동안에는 상기 연결을 역으로 한다. 상기 스위치들은 일정 간격으로 상태를 교번시키는 SWAP 신호에 의해 제어된다. 비교기의 출력은 교번 원도우마다 비교기의 출력 신호를 반전시키기 위해 상기 SWAP 신호와 배타적 OR 연산되어 상기 비교기의 임의 입력 오프셋 오차 또는 상기 두 스트림 사이의 적분기의 부정합으로 인한 오프셋을 평균한다. 배타적(exclusive)OR 게이트의 출력은 원도우 당 1회 래치(latch)되는 D 플립폴롭의 입력에 연결된다. D 플립폴롭의 출력은 발진기를 제어하는 UP/DOWN 신호이며, 상기 신호는 국부 클록 신호를 발생시켜 상기 UP/DOWN 신호의 조건에 응답하여 국부 클록의 위상을 진상(advance) 또는 지상(retard)시킨다.

Description

비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(A PHASE ERROR PROCESSOR CIRCUIT WITH A COMPARATOR INPUT SWAPPING TECHNIQUE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 제1도의 회로에 대한 위상 오차 처리기에 대한 블록의 계략적 부분 다이어그램.

Claims (27)

  1. 위상 동기 루프(phase-locked loop)로 들어 오는 데이타 스트림(data stream)의 주파수 및 위상과 동일한 주파수 및 위상을 갖는 국부 클록(local clock) 신호를 발생시키는 위상 동기 루프 장치에 있어서, 위상 및 주파수를 갖는 상기 국부 클록 신호를 발생시키는 발진기; 상기 국부 클록 신호 및 상기 착신 데이타 스트림을 수신하여 상기 국부 클록 신호와 상기 착신 데이타 스트림 사이의 위상차에 비례하는 지속기간의 펄스를 갖는 제1펄스열(pulse train) 및 상기 착신 데이타 스트림과 상기 국부 클록 신호 사이에 위상차가 없는 경우 상기 제1펄스열의 상기 펄스의 지속기간과 동일한 지속기간의 기준 펄스를 갖는 제2펄스열을 발생시키도록 연결된 위상 검출기; 및 위상 오차 처리기를 포함하며, 상기 위상 오차 처리기는 입력 단자 및 출력 단자를 지니는 제1적분기; 입력 단자 및 출력 단자를 지니는 제2적분기; 상기 제1적분기의 출력 단자에 연결된 제1입력 단자, 상기 제2적분기의 출력 단자에 연결된 제2입력 단자 및 위상 오차 방향 신호를 출력하는 출력 단자를 지니는 비교기로서, 상기 발진기는 상기 국부 클록 신호의 위상을 진상(advance) 또는 지상(retard)시키도록 상기 위상 오차 방향 신호에 응답하는 비교기; 제1 및 제2조건을 지니는 스위치로서, 상기 스위치는 상기 제1 및 제2펄스열을 수신하여 상기 제1조건에 있는 경우 상기 제1펄스열을 상기 제2적분기에 그리고 상기 제2펄스 열을 상기 제2적분기에 제공하며 상기 제2조건에 있는 경우 상기 제2펄스열을 상기 제1적분기에 그리고 상기 제1펄스열을 제2적분기에 제공하는 스위치; 및 소정의 동일한 간격으로 상기 제1 및 제2조건에 있는 상기 스위치를 교대로 배치하는 제어 수단을 포함하는 위상 동기 루프 장치.
  2. 제1항에 있어서, 상기 제어 수단은 상기 일정한 간격으로 제1 및 제2상태 사이에서 전환되는 SWAP 신호를 발생시키는 유한 상태 머신(finte state machine)을 포함하며, 상기 SWAP 신호는 상기 스위치에 연결되어 상기 스위치가 상기 제1상태에 있는 상기 SWAP 신호에 응답하여 상기 제1조건에 있도록 하며 상기 제2상태에 있는 상기 SWAP 신호에 응답하여 상기 제2조건에 있도록 하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 상기 위상 오차 방향 신호를 수신하도록 연결된 제1입력 단자, 상기 SWAP 신호에 연결된 제2입력 단자 및 출력 단자를 지니는 배타적 논리합(exclusive-OR) 게이트를 부가적으로 포함하는 장치로서, 상기 발진기는 상기 배타적 논리합 게이트의 상기 출력 신호에 의해 제어되는 장치.
  4. 제3항에 있어서, 상기 배타적 논리합 게이트의 상기 출력 단자에 연결된 데이타 입력 단자를 지니는 D 플립플롭을 부가적으로 포함하는 장치로서, 상기 D 플리플롭은 데이타 입력 단자에서 간격당 1회 신호를 래칭하도록 제어되고 UP/DOWN 신호를 출력하는 상기 발진기에 연결된 데이타 출력 단자를 지니며, 상기 발진기는 제1상태에 있는 경우의 상기 극부 클록의 위상을 진상시키도록 그리고 제2상태에 있는 경우의 상기 국부 클록 신호의 위상을 지상시키도록 상기 UP/DOWN 신호에 의해 제어되는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 상기 제1 및 제2펄스열을 수신하여 상기 소정 간격의 각각당 상기 스위치에 상기 펄스열 각각상의 펄스의 소정수를 제공하도록 상기 위상 검출기와 상기 스위치 사이에 연결된 위상 오차 게이트 회로를 부가적으로 포함하는 장치.
  6. 제5항에 있어서, 상기 소정수는 2개인 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 상기 제어 수단은 상기 간격 각각당 1회 단정되는 STROBE 신호를 부가적으로 발생시키며, 상기 D 플립플롭은 상기 STROBE 단정에 응답하여 데이타 입력 단자에서 상기 신호를 래칭하도록 제어되는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 제어 수단은 상기 제1 및 제2적분기에 연결되어 상기 STROBE 신호가 단정된 후 상기 간격 각각 당 1회 단정되는 DUMP 신호를 부가적으로 발생시키며, 상기 제1 및 제2적분기는 영(0)의 상태로 리셋되도록 상기 DUMP 신호에 응답하는 것을 특징으로 하는 장치.
  9. 제8항에 있어서, 상기 위상 오차 처리기와 상기 발전기 사이에 연결된 디지탈 루프 필터를 부가적으로 포함하는 장치.
  10. 제1입력 신호의 위상이 제2입력 신호의 위상을 지상(lag) 또는 진상(lead)시키는지를 나타내는 신호를 발생시키는 위상 오차 처리 회로에 있어서, 입력 단자 및 출력 단자를 지니는 제1적분기; 입력 단자 및 출력 단자를 지니는 제2적분기; 상기 제1적분기의 출력 단자에 연결된 제1입력 단자, 상기 제2적분기의 출력 단자에 연결된 제2입력 단자 및 위상 오차 방향 신호를 출력하는 출력 단자를 지니는 비교기; 제1 및 제2조건을 지니는 스위치로서, 상기 스위치는, 제1 및 제2펄스열을 수신하여 상기 제1조건에 있는 경우 상기 제1펄스열을 상기 제1적분기에 그리고 상기 제2펄스열을 상기 제2적분기에 제공하고 상기 제2조건에 있는 경우 상기 제2펄스열을 상기 제1적분기에 그리고 상기 제1펄스열을 상기 제2적분기에 제공하도록 연결되며, 상기 제1펄스열은 상기 제1 및 제2입력 신호 사이의 위상차에 비례하는 지속기간의 펄스를 지니며 상기 제2펄스열은 상기 제1 및 제2입력 신호 사이에 위상차가 없는 경우 상기 제1펄스열의 펄스의 지속기간과 동일한 지속기간의 기준 펄스를 지니는 것을 특징으로 하는 스위치; 및 상기 제1 및 제2조건에서 소정의 동일 간격으로 상기 스위치를 교대로 배치하는 제어 수단을 포함하는 위상 오차 처리회로.
  11. 제10항에 있어서, 상기 제어 수단은 상기 소정의 간격으로 제1 및 제2상태 사이에서 전환되는 SWAP 신호를 발생시키는 유한 상태 머신을 포함하며, 상기 SWAP 신호는 상기 스위치의 제어 입력 단자에 연결되어 상기 스위치가 상기 제1상태에 있는 상기 SWAP 신호에 응답하여 상기 제1조건에 있도록 하며 상기 제2상태에 있는 상기 SWAP 신호에 응답하여 상기 제2조건에 있도록 하는 것을 특징으로 하는 회로.
  12. 제11항에 있어서, 상기 소정 간격중 교번(alternate)간격에서 상기 비교기의 출력을 반전시키기 위해서, 상기 위상 오차 방향 신호를 수신하도록 연결된 제1입력 단자, 상기 SWAP 신호에 연결된 제2입력 단자 및 출력 단자를 갖는 배타적 논리합 게이트를 부가적으로 포함하는 회로.
  13. 제12항에 있어서, 상기 배타적 논리합 게이트의 출력 단자에 연결된 데이타 입력 단자를 지니는 D 플립플롭을 부가적으로 포함하는 장치로서, 상기 D 플립플롭은 데이타 입력 단자에서 소정 간격 당 1회 신호를 래칭하도록 제어되며 UP/DOWN 신호를 출력하는 데이타 출력 단자를 지니는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 제1 및 제2펄스열을 수신하여 상기 소정 간격 각각 당 상기 스위치에 상기 펄스열 각각상의 펄스의 소정수를 제공하는 상기 스위치의 앞에 연결된 위상 오차 게이트 회로를 부가적으로 포함하는 장치.
  15. 제14항에 있어서, 상기 소정수는 2개인 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 상기 제어 수단은 상기 간격 각각 당 1회 단정되는 STROBE 신호를 부가적으로 발생시키며, 상기 D 플립플롭은 상기 STROBE 신호의 단정에 응답하여 데이타 입력 단자에서 상기 신호를 래칭하도록 제어되는 것을 특징으로 하는 장치.
  17. 제16항에 있어서, 상기 제어 수단은, 상기 제1 및 제2적분기에 연결되어 상기 STROBE 신호가 단정된 후 상기 간격 각각 당 1회 단정되는 DUMP 신호를 부가적으로 발생시키며, 상기 제1 및 제2적분기는 영(0)의 상태로 리셋되도록 상기 DUMP 신호에 응답하는 것을 특징으로 하는 장치.
  18. 위상 동기 루프로 들어 오는 데이타 스트림의 주파수 및 위상과 동일한 주파수 및 위상을 지니는 국부 클록 신호를 발생시키는 위상 동기 루프 장치에 있어서, 위상 및 주파수를 갖는 국부 클록 신호를 발생시키는 발진기; 상기 국부 클록 신호 및 상기 착신 데이타 스트림을 수신하여, 상기 국부 클록 신호와 상기 착신 데이타 스트림 사이의 위상차에 비례하는 지속기간의 펄스를 갖는 제1펄스열 및 상기 착신 데이터 스트림과 상기 국부 클록 신호 사이에 위상차가 없는 경우 상기 제1펄스열의 펄스의 펄스폭과 동일한 지속기간의 기준 펄스를 갖는 제2펄스열을 발생시키도록 연결된 위상 검출기; 및 위상 오차 처리기를 포함하며, 상기 위상 오차 처리기는 입력 단자 및 출력 단자를 지니는 제1적분기; 입력 단자 및 출력 단자를 지니는 제2적분기; 상기 제1적분기의 출력 단자에 연결된 제1입력 단자, 상기 제2적분기의 출력 단자에 연결된 제2입력 단자 및 위상 오차 방향 신호를 출력하는 출력 단자를 비교기로서, 상기 발진기는 상기 국부 클록 신호의 위상을 진상 또는 지상시키도록 상기 위상 오차 방향 신호에 응답하는 비교기; 제1 및 제2 조건을 지니는 스위치로서, 상기 스위치는 상기 제1 및 제2펄스열을 수신하여, 상기 제1조건에 있는 경우 상기 제1펄스열을 상기 제1적분기에 그리고 상기 제2펄스열을 상기 제2적분기에 제공하며 상기 제2조건에 있는 경우 상기 제2펄스열을 상기 제1적분기에 그리고 상기 제1펄스열을 상기 제2적분기에 제공하도록 연결된 스위치; 상기 위상 오차 방향 신호를 수신하도록 연결된 제1입력 단자, 제2입력 단자 및 출력 단자를 지니는 배타적 논리합 게이트로서, 상기 발진기는 상기 배타적 논리합 게이트의 출력 신호에 의해 제어되는 배타적 논리합 게이트; 상기 배타적 논리합 게이트의 출력 단자에 연결된 데이타 입력 단자를 지니며 UP/DOWN 신호를 출력하는 상기 발진기에 연결된 데이타 출력 단자를 지니는 D 플리플롭으로서, 상기 발진기는 제1상태에 있는 경우의 상기 국부 클록 위상을 진상시키도록 그리고 제2상태에 있는 경우의 상기 국부 클록 신호의 위상을 지상시키도록 상기 UP/DOWN 신호에 의해 제어되는 D 플리플롭; 상기 소정의 간격으로 제1 및 제2상태 사이에서 전환되는 SWAP 신호를 발생시키는 유한 상태머신으로서, 상기 SWAP 신호는 상기 스위치의 제어 입력 단자에 연결되어 상기 스위치가 상기 제1상태에 있는 상기 SWAP 신호에 응답하여 상기 제2조건에 있도록 하고, 상기 SWAP 신호는 상기 배타적 논리합 게이트의 상기 제2입력 단자에 부가적으로 연결되어 상기 배타적 논리합 게이트가 상기 제1상태에 있는 경우의 상기 위상 오차 방향 신호를 반전시키도록 그리고 상기 제2상태에 있는 경우의 상기 위상 오차 방향 신호를 통과시키도록 하며, 상기 유한 상태 머신은 상기 간격 각각 당 1회 한정되는 STROBE 신호를 부가적으로 발생시키며 상기 D 플리플롭은 상기 STROBE 신호의 단정에 응답하여 데이타 입력 단자에서 상기 신호를 래칭하도록 제어되며, 상기 유한 상태 머신은, 상기 제1 및 제2적분기에 연결되어 상기 STROBE 신호가 단정된 후 상기 간격 각각 당 1회 단정되는 DUMP 신호를 부가적으로 발생시키며, 상기 제1 및 제2적분기는 영의 상태로 리셋되도록 상기 DUMP 신호에 응답하는 것을 특징으로 하는 유한 상태 머신; 및 상기 위상 오차 처리기와 상기 발진기 사이에 연결된 디지탈 루프 필터를 포함하는 위상 동기 루프 장치.
  19. 제18항에 있어서, 상기 제1 및 제2펄스열을 수신하여 상기 펄스열 각각 상의 펄스의 소정수를 상기 소정 간격 각각당 상기 스위치에 제공하도록 상기 위상 검출기와 상기 스위치 사이에 연결된 위상 오차 게이트 회로를 부가적으로 포함하는 장치.
  20. 착신 데이타 스트림의 주파수 및 위상 각각과 동일한 주파수 및 위상을 갖는 국부 클록 신호를 발생시키는 방법에 있어서, (1) 국부 클록 신호를 발생시키는 단계; (2) 상기 착신 데이타 스트림을 수신하는 단계; (3) 상기 국부 클록 신호와 상기 착신 데이타 스트림 사이의 위상 차에 비례하는 지속기간의 제1펄스를 포함하는 제1펄스열 및 상기 착신 데이타 스트림과 상기 국부 클록 신호 사이에 위상차가 없는 경우 상기 제1펄스열의 펄스의 지속기간과 동일한 지속기간의 기준 펄스를 갖는 제2펄스열을 발생시키는 단계; (4) 상기 제1펄스열을 제1시간 원도우 동안 제1적분기에 그리고 상기 제1시간 원도우와 동일한 지속기간의 제2시간 원도우 동안 제2적분기에 제공하는 단계; (5) 상기 제2펄스열을 상기 제1시간 원도우 동안 제2적분기에 그리고 상기 제2시간 원도우 동안 상기 제1적분기에 제공하는 단계; (6) 상기 적분기들은 상기 기준 펄스가 상기 제1펄스 보다 더 긴 지속기간을 가짐을 나타내는 경우 제1상태에 있으며 상기 적분기들은 상기 기준 펄스가 상기 위상 데이타 펄스보다 더 짧은 지속기간을 가짐을 나타내는 경우 제2상태에 있는 제어 신호를 상기 적분기들에 응답하여 원도우마다 발생시키는 단계; 및 (7) 상기 제1상태에 있는 상기 제어 신호에 응답하여 상기 국부 클록 신호의 위상을 진상시키고 상기 제2조건에 있는 상기 제어 신호에 응답하여 상기 국부 클록 신호의 위상을 지상시키는 단계를 포함하는 국부 클록 신호의 발생 방법.
  21. 제20항에 있어서, 상기 제1 및 제2시간 원도우 각각은 복수개의 시간 원도우를 포함하며, 상기 제1 및 제2시간 원도우는 상기 제1 및 제2적분기가 교번 원도우 동안 상기 제1 및 제2펄스열을 교대로 적분하도록 인터리브(interrleave)되는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 단계(6)는 (6.1) 상기 제1적분기의 출력을 상기 제2적분기의 출력과 비교하여, 상기 제1적분기의 출력이 상기 제2적분기의 출력보다 큰 경우 제1상태에 있고 상기 제1적분기의 출력이 상기 제2적분기의 출력보다 작은 경우 제2조건에 있는 비교 신호를 발생시키는 단계; (6.2) 상기 제2시간 원도우동안 상기 비교 신호를 반전시키는 단계를 포함하는 방법.
  23. 제22항에 있어서, 상기 단계(6)는 (6.3) 상기 원도우와 연관된 상기 제1펄스 및 상기 기준 펄스가 상기 제어 신호를 발생시키도록 일어난 직후 원도우 당 1회 상기 비교 신호를 래칭(latching)하는 단계를 부가적으로 포함하는 방법.
  24. 제20항에 있어서, 상기 단계(5)는 (5.1) 상기 제1 및 제2펄스열 각각을 스위치에 제공하는 단계; 및 (5.2) 상기 제1시간 원도우 동안 상기 제1펄스열을 상기 제1적분기에 그리고 상기 제2펄스열을 상기 제2적분기에 연결하고 상기 제2시간 원도우 동안 상기 제1펄스열을 상기 제2적분기에 그리고 제2펄스열을 상기 제1적분기에 연결하기 위해서 상기 스위치를 교대로 전환시키는 단계를 포함하는 방법.
  25. 제20항에 있어서, (2.5) 각각의 상기 시간 원도우 동안 상기 펄스열상의 펄스의 소정수 만을 상기 스위치에 제공하는 단계를 부가적으로 포함하는 방법.
  26. 제25항에 있어서, 상기 소정수는 2개인 방법.
  27. 제20항에 있어서, (8) 상기 반전된 비교기 출력 신호가 래칭된 후 원도우 마다 상기 적분기들을 방전시키는 단계를 부가적으로 포함하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960705032A 1995-01-11 1995-12-20 비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(a phase error processor circuit with a comparator input swapping technique) KR970701950A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/371,013 US5477177A (en) 1995-01-11 1995-01-11 Phase error processor circuit with a comparator input swapping technique
US08/371,013 1995-01-11
PCT/US1995/016834 WO1996021973A1 (en) 1995-01-11 1995-12-20 A phase error processor circuit with a comparator input swapping technique

Publications (1)

Publication Number Publication Date
KR970701950A true KR970701950A (ko) 1997-04-12

Family

ID=23462135

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019960705042A KR100310190B1 (ko) 1995-01-11 1995-12-20 비교기입력교환기술을갖는위상편차처리회로및로컬클럭신호발생방법과,이들을이용하는위상동기루프장치
KR1019960705032A KR970701950A (ko) 1995-01-11 1995-12-20 비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(a phase error processor circuit with a comparator input swapping technique)

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019960705042A KR100310190B1 (ko) 1995-01-11 1995-12-20 비교기입력교환기술을갖는위상편차처리회로및로컬클럭신호발생방법과,이들을이용하는위상동기루프장치

Country Status (5)

Country Link
US (1) US5477177A (ko)
EP (1) EP0749646B1 (ko)
KR (2) KR100310190B1 (ko)
DE (1) DE69501616T2 (ko)
WO (1) WO1996021973A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719908A (en) * 1995-07-19 1998-02-17 Unisys Corporation Digital/analog bit synchronizer
US5663666A (en) * 1996-02-21 1997-09-02 Hewlett-Packard Company Digital phase detector
JP2924765B2 (ja) * 1996-02-29 1999-07-26 日本電気株式会社 ディジタルサンプリング型位相同期回路
US6704382B1 (en) * 1997-07-11 2004-03-09 Tellabs Operations, Inc. Self-sweeping autolock PLL
FR2779588B1 (fr) * 1998-06-05 2000-07-13 Sgs Thomson Microelectronics Dispositif de generation d'un signal de commande dephase par rapport a un signal de synchronisation externe
US6111470A (en) * 1998-10-09 2000-08-29 Philips Electronics North America Corporation Phase-locked loop circuit with charge pump noise cancellation
US6823133B1 (en) 1999-11-15 2004-11-23 Lexmark International, Inc. Apparatus and method for electronic control of DC motor using an all-digital phase-locked loop
US6590427B2 (en) 2001-01-03 2003-07-08 Seagate Technology Llc Phase frequency detector circuit having reduced dead band
DE10132232C1 (de) * 2001-06-29 2002-11-21 Infineon Technologies Ag Phasendetektorschaltung für einen Phasenregelkreis
US6836167B2 (en) * 2002-07-17 2004-12-28 Intel Corporation Techniques to control signal phase
US7119583B2 (en) * 2004-03-31 2006-10-10 Micron Technology, Inc. Phase detector and method having hysteresis characteristics
FR2878094B1 (fr) * 2004-11-15 2007-02-09 Commissariat Energie Atomique Dispositif de compensation de l'erreur de phase statique dans un systeme a boucle de verrouillage de phase a structure symetrique
US7817767B2 (en) * 2004-12-23 2010-10-19 Rambus Inc. Processor-controlled clock-data recovery
US7423456B2 (en) * 2006-12-01 2008-09-09 Micron Technology, Inc. Fast response time, low power phase detector circuits, devices and systems incorporating the same, and associated methods
US7694242B1 (en) * 2006-12-11 2010-04-06 Cadence Design Systems, Inc. System and method of replacing flip-flops with pulsed latches in circuit designs
CN101414821B (zh) * 2007-10-16 2012-07-04 联发科技股份有限公司 错误防止方法
US8299826B2 (en) * 2009-08-25 2012-10-30 Sitime Corporation Phase locked loop circuitry having switched resistor loop filter circuitry, and methods of operating same
US10177752B2 (en) 2014-12-25 2019-01-08 DecaWave, Ltd. Frequency comparator and early-late detector
US10007639B2 (en) * 2015-04-08 2018-06-26 Microsemi Semiconductor Ulc PLL system with master and slave devices
US11437999B1 (en) 2021-02-19 2022-09-06 Northrop Grumman Systems Corporation Analog phase lock loop

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH613525A5 (en) * 1976-02-06 1979-09-28 Hasler Ag Device for determining the mutual temporal displacement of two approximately identical, time-displaced stochastic signals
US4083015A (en) * 1976-04-21 1978-04-04 Westinghouse Electric Corporation Fast switching phase lock loop system
US4215430A (en) * 1978-09-26 1980-07-29 Control Data Corporation Fast synchronization circuit for phase locked looped decoder
JPS59218036A (ja) * 1983-05-25 1984-12-08 Sony Corp 位相比較回路
US5012494A (en) * 1989-11-07 1991-04-30 Hewlett-Packard Company Method and apparatus for clock recovery and data retiming for random NRZ data
US5197086A (en) * 1990-12-28 1993-03-23 International Business Machines Corporation High speed digital clock synchronizer
US5239561A (en) * 1991-07-15 1993-08-24 National Semiconductor Corporation Phase error processor
EP0523885A1 (en) * 1991-07-15 1993-01-20 National Semiconductor Corporation Phase detector for very high frequency clock and data recovery circuits
US5319680A (en) * 1991-09-03 1994-06-07 The Whitaker Corporation Phase locked loop synchronization system for use in data communications
EP0544358B1 (en) * 1991-11-25 1995-08-16 Koninklijke Philips Electronics N.V. Phase locked loop with frequency deviation detector and decoder circuit comprising such a phase locked loop

Also Published As

Publication number Publication date
EP0749646A1 (en) 1996-12-27
KR100310190B1 (ko) 2001-12-15
US5477177A (en) 1995-12-19
DE69501616D1 (de) 1998-03-19
DE69501616T2 (de) 1998-09-17
WO1996021973A1 (en) 1996-07-18
KR970701949A (ko) 1997-04-12
EP0749646B1 (en) 1998-02-11

Similar Documents

Publication Publication Date Title
KR970701950A (ko) 비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(a phase error processor circuit with a comparator input swapping technique)
US5455540A (en) Modified bang-bang phase detector with ternary output
US7187738B2 (en) Processing high-speed digital signals
US4287480A (en) Phase locked loop out-of-lock detector
JPH04320109A (ja) データエツジ遷移位相判別回路
KR930003595A (ko) 위상 오차 처리기
US4017803A (en) Data recovery system resistant to frequency deviations
JP3440120B2 (ja) ディジタル信号からクロック信号を発生するための装置
JPS6413814A (en) Phase locking loop locking synchronizer and signal detector
US5640523A (en) Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery
US5457428A (en) Method and apparatus for the reduction of time interval error in a phase locked loop circuit
KR880014546A (ko) 디지탈 pll 회로
JPH04341013A (ja) 同期回路
GB1476878A (en) Binary phase digital decoding system
US4500852A (en) Wide range phase detector utilizing a plurality of stacked detector modules
US5686849A (en) Circuit for clock signal extraction from a high speed data stream
US5003308A (en) Serial data receiver with phase shift detection
KR880000676B1 (ko) 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치
EP0146216B1 (en) Improvements relating to phase detecting apparatus for use in synchronising systems
JPH033419A (ja) 位相同期回路
WO1991018449A1 (en) Scaler for synchronous digital clock
US4975594A (en) Frequency detector circuit
US4092605A (en) Phase delay simulator
JP3011047B2 (ja) 位相比較回路
KR100245273B1 (ko) 위상동기루프의 위상검출 출력회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
WITB Written withdrawal of application