JPS59218036A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPS59218036A JPS59218036A JP58092065A JP9206583A JPS59218036A JP S59218036 A JPS59218036 A JP S59218036A JP 58092065 A JP58092065 A JP 58092065A JP 9206583 A JP9206583 A JP 9206583A JP S59218036 A JPS59218036 A JP S59218036A
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- transistors
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- resistor
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- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、ＩＣ化に好適な位相比較回路に関する。
背景技術とその問題点
ＦＭ受信機のステレオ復調回路においては、１９ｋＨｚ
のパイロット信号から３８ｋＨｚのザブキャリア信号を
形成するとき、一般にＰＬＬを使用しているが、このＰ
ＬＬは例えば第１図あるいは第２図に示すように構成さ
れている。
のパイロット信号から３８ｋＨｚのザブキャリア信号を
形成するとき、一般にＰＬＬを使用しているが、このＰ
ＬＬは例えば第１図あるいは第２図に示すように構成さ
れている。
すなわち、これらの図において、Ｖ ＣＯ（１）から７
６ｋＨｚの発振信号が取り出され、この信号が分周回路
（２）に供給されて３８ｋＨｚの信号に分周され、この
信号が分周回路（３）に供給されて１９ｋＨｚで互いに
逆相の矩形波信号±８３に分周され、この信号±８３が
位相比較回路（４）に供給されると共に、信号源（５）
から互いに逆相のパイロット信号±８６が比較回＃ＩＲ
ｆ４１に供給される。そして、比較回路（４）において
、信号±８３と±３６との乗算が行われることにより両
信号は位相比較され、その比較出力がループフィルタ（
６）により直流化されてからアンプ（７）を通じてＶ
ＣＯ（１１に制御電圧として供給される。
６ｋＨｚの発振信号が取り出され、この信号が分周回路
（２）に供給されて３８ｋＨｚの信号に分周され、この
信号が分周回路（３）に供給されて１９ｋＨｚで互いに
逆相の矩形波信号±８３に分周され、この信号±８３が
位相比較回路（４）に供給されると共に、信号源（５）
から互いに逆相のパイロット信号±８６が比較回＃ＩＲ
ｆ４１に供給される。そして、比較回路（４）において
、信号±８３と±３６との乗算が行われることにより両
信号は位相比較され、その比較出力がループフィルタ（
６）により直流化されてからアンプ（７）を通じてＶ
ＣＯ（１１に制御電圧として供給される。
従って、分周回路（２）からはパイロット信号±８５に
同期した３８ｋＨｚＯ分周信号が得られ、この信号が端
子（８）にサブキャリア信号として取り出される。
同期した３８ｋＨｚＯ分周信号が得られ、この信号が端
子（８）にサブキャリア信号として取り出される。
ところが、この場合、第１図のＰＬＬの位相比較回路（
４）においては、抵抗器Ｒ１，Ｒ２とトランジスタＱ１
．Ｑ２のコレクタ・エミッタ間抵抗とによる分圧動作を
利用して乗算を行っているので、トランジスタＱ１．Ｑ
２０オン抵抗は、十分に小さい必要があり、このためト
ランジスタＱｔ、Ｑ２のベース電流（信号±３３）を大
きくする必要がある。しかし、このベース電流を大きく
すると、このＰＬＬをＩＣ化したとき、そのベース電流
の一部カ月Ｃ基板に流れ込む欠点がある。
４）においては、抵抗器Ｒ１，Ｒ２とトランジスタＱ１
．Ｑ２のコレクタ・エミッタ間抵抗とによる分圧動作を
利用して乗算を行っているので、トランジスタＱ１．Ｑ
２０オン抵抗は、十分に小さい必要があり、このためト
ランジスタＱｔ、Ｑ２のベース電流（信号±３３）を大
きくする必要がある。しかし、このベース電流を大きく
すると、このＰＬＬをＩＣ化したとき、そのベース電流
の一部カ月Ｃ基板に流れ込む欠点がある。
さらに、ＰＬＬのループゲインを大きくするには、アン
プ（７）の入力端におけるＤＣオフセットを小さくしな
ければならないが、このためには、相対的に信号±８５
のレベルを大きくしなければならない欠点もある。
プ（７）の入力端におけるＤＣオフセットを小さくしな
ければならないが、このためには、相対的に信号±８５
のレベルを大きくしなければならない欠点もある。
一方、第２図のＰＬＬの比較回路（４）においては、常
に直流電流を流しておく必要があるので、ＤＣオフセッ
トを小さくするために、抵抗器Ｒ３，Ｒ４の値を等しく
する必要がある。しかし、ＩＣでは抵抗器Ｒ３，Ｒ４の
値を等しくすることは困難であり、調整を必要としてし
まい、これではＩＣ化してもその効果が小さくなってし
まう。
に直流電流を流しておく必要があるので、ＤＣオフセッ
トを小さくするために、抵抗器Ｒ３，Ｒ４の値を等しく
する必要がある。しかし、ＩＣでは抵抗器Ｒ３，Ｒ４の
値を等しくすることは困難であり、調整を必要としてし
まい、これではＩＣ化してもその効果が小さくなってし
まう。
発明の目的
この発明は、以上の問題点を一掃し、ＩＣ化に適した位
相比較回路を提供しようとするものである。
相比較回路を提供しようとするものである。
発明の概要
このため、この発明においては、位相比較回路（４）を
例えば第３図に示すように構成する。
例えば第３図に示すように構成する。
実施例
すなわち、第３図において、トランジスタＱ１１〜Ｑ１
ｍのエミッタが接地され、それらのベースが互いに接続
されると共に、トランジスタｃｔｔｔ’のコレクタに接
続されて接地を基準電位点とし、かつ、トランジスタＱ
ｓｌを入力端とする第１のカレントミラー回路（１１
）が構成される。また、トランジスタＱ１４． Ｑ１
６のエミッタが電源端子Ｔ １１に接続され、それらの
ベースが互いに接続されると共に、トランジスタＱ１４
のコレクタに接続されて端子Ｔ １’１を基準電位点と
し、かつ、トランジスタＱ１４を入力側とする第２のカ
レントミラー回路（１２）が構成され、トランジスタＱ
１４のコレクタは１−ランジスクＱ１２のコレクタに接
続される。
ｍのエミッタが接地され、それらのベースが互いに接続
されると共に、トランジスタｃｔｔｔ’のコレクタに接
続されて接地を基準電位点とし、かつ、トランジスタＱ
ｓｌを入力端とする第１のカレントミラー回路（１１
）が構成される。また、トランジスタＱ１４． Ｑ１
６のエミッタが電源端子Ｔ １１に接続され、それらの
ベースが互いに接続されると共に、トランジスタＱ１４
のコレクタに接続されて端子Ｔ １’１を基準電位点と
し、かつ、トランジスタＱ１４を入力側とする第２のカ
レントミラー回路（１２）が構成され、トランジスタＱ
１４のコレクタは１−ランジスクＱ１２のコレクタに接
続される。
さらに、トランジスタＱ２１〜Ｑ２３がトランジスタＱ
１’ｉ〜Ｑ１３と同様に接続されて第３のカレントミ
ラー回路（１３）が構成されると共に、トランジスタＱ
２４． Ｑ２６がトランジスタＱ１４１ Ｑｔｓと
同様に接続されて第４のカレントミラー回路（１４）が
構成され、トランジスタＱ２４のコレクタがトランジス
タＱ２２のコレクタに接続される。
１’ｉ〜Ｑ１３と同様に接続されて第３のカレントミ
ラー回路（１３）が構成されると共に、トランジスタＱ
２４． Ｑ２６がトランジスタＱ１４１ Ｑｔｓと
同様に接続されて第４のカレントミラー回路（１４）が
構成され、トランジスタＱ２４のコレクタがトランジス
タＱ２２のコレクタに接続される。
そして、トランジスタＱ １’１１ Ｑ ２１のコレ
クタに信号源（５１が接続されてトランジスタＱ ｓ’
ｓ 、 Ｑ ２１にパイロット信号±８５がそれぞれ供
給される。ただし、この場合、 ＋３５ ＝ Ｉ ＋ １ Ｓｓ＝Ｉｉ とする。
クタに信号源（５１が接続されてトランジスタＱ ｓ’
ｓ 、 Ｑ ２１にパイロット信号±８５がそれぞれ供
給される。ただし、この場合、 ＋３５ ＝ Ｉ ＋ １ Ｓｓ＝Ｉｉ とする。
また、トランジスタＱ３１． Ｑ３２のエミッタがト
ランジスタＱ１３のコレクタに共通に接続され、トラン
ジスタＱ ３１１ Ｑ ３２のコレクタがトランジス
タＱ３３． Ｑ３４のコレクタにそれぞれ接続される
と共に、トランジスタＱ３３． Ｑ３４のエミッタはト
ランジスタＱ１５のコレクタに共通接続される。
ランジスタＱ１３のコレクタに共通に接続され、トラン
ジスタＱ ３１１ Ｑ ３２のコレクタがトランジス
タＱ３３． Ｑ３４のコレクタにそれぞれ接続される
と共に、トランジスタＱ３３． Ｑ３４のエミッタはト
ランジスタＱ１５のコレクタに共通接続される。
さらに、トランジスタＱ４１〜Ｑ４４がトランジスタＱ
２３． Ｑ２５に対してトランジスタＱａｓ〜Ｑ３４
と同様に接続されると共に、トランジスタＱ３１． Ｑ
３３゜Ｑ４１． Ｑ４３のベースが互いに接続され、
トランジスタＱ３２． Ｑ３４． Ｑ４２． Ｑ４４の
ベースが互いに接続され、これらベースに分周回路（３
）から分周信号±８３がそれぞれ供給される。なお、こ
のとき、信号±８３のデユーティ−レシオは５０％とさ
れる。
２３． Ｑ２５に対してトランジスタＱａｓ〜Ｑ３４
と同様に接続されると共に、トランジスタＱ３１． Ｑ
３３゜Ｑ４１． Ｑ４３のベースが互いに接続され、
トランジスタＱ３２． Ｑ３４． Ｑ４２． Ｑ４４の
ベースが互いに接続され、これらベースに分周回路（３
）から分周信号±８３がそれぞれ供給される。なお、こ
のとき、信号±８３のデユーティ−レシオは５０％とさ
れる。
また、トランジスタＱ３１． Ｑ３３のコレクタと、
トランジスタＱ４７．． Ｑ４４のコレクタとが接続
されると共に、抵抗器Ｒ１１を通じてバイアス電源Ｅ
１’１に接続される。さらに、同様にトランジスタＱ３
２゜Ｑ３４のコレクタと、トランジスタＱ４ｘ、 Ｑ
４３のコレクタとが接続されると共に、抵抗器Ｒ１２を
通じて電源Ｅ １’１に接続される。
トランジスタＱ４７．． Ｑ４４のコレクタとが接続
されると共に、抵抗器Ｒ１１を通じてバイアス電源Ｅ
１’１に接続される。さらに、同様にトランジスタＱ３
２゜Ｑ３４のコレクタと、トランジスタＱ４ｘ、 Ｑ
４３のコレクタとが接続されると共に、抵抗器Ｒ１２を
通じて電源Ｅ １’１に接続される。
そして、トランジスタＱ３１〜Ｑ３４． Ｑ４１〜Ｑ
４４のコレクタと、抵抗器Ｒ１’ｌ、Ｒ１２との間にル
ープフィルタ（６）が接続される。
４４のコレクタと、抵抗器Ｒ１’ｌ、Ｒ１２との間にル
ープフィルタ（６）が接続される。
このような構成によれば、カレントミラー回路（１１）
によりトランジスタＱ１３のコレクタには電流（Ｉ＋ｉ
）が流れ、さらに、カレントミラー回路（１２）により
トランジスタＱ１５のコレクタにも電流（１＋ ｉ）が
流れる。また、同様に、カレントミラー回路（１３）
、 （１４）によりトランジスタＱ２３． Ｑ２５の
コレクタには電流（１−ｉ）がそれぞれ流れる。
によりトランジスタＱ１３のコレクタには電流（Ｉ＋ｉ
）が流れ、さらに、カレントミラー回路（１２）により
トランジスタＱ１５のコレクタにも電流（１＋ ｉ）が
流れる。また、同様に、カレントミラー回路（１３）
、 （１４）によりトランジスタＱ２３． Ｑ２５の
コレクタには電流（１−ｉ）がそれぞれ流れる。
そして、今、＋３３−“１”、Ｓａ＝“０”であるとす
れば、トランジスタＱ３ｔ、 Ｑ４１１ Ｑ３４゜
Ｑ４４がオン、トランジスタＱ３３１ Ｑ’４３．
Ｑ３２． Ｑ４２がオフとなるので、第３図に実線（
細線）で示す電流路が形成され、トランジスタＱ１ｓの
コレクタ電流はトランジスタＱ３４１ Ｑ４１を通じて
トランジスタＱ２３に流れ、トランジスタＱ２５のコレ
クタ電流はトランジスタＱ４４． Ｑ３１を通じてト
ランジスタＱ１３に流れる。しかし、このとき、トラン
ジスタＱ１Ｂのコレクタ電流は（１＋ ｉ）であり、ト
ランジスタＱ２３のコレクタ電流は（１−ｉ）であるか
らその差の電流２１がトランジスタＱ１Ｂから抵抗器Ｒ
１２に流れ込むことになる。また、同様に、トランジス
タＱ２６のコレクタ電流は（１−１）であり、トランジ
スタＱ１３のコレクタ電流は（Ｉ＋１）であるからその
差の電流２Ｉが抵抗器Ｒ１ｔからトランジスタＱ１３に
流れ出ることになる。従って、＋３３＝”１″、Ｓ３＝
“０″のときには、抵抗器Ｒ１２から抵抗器Ｒ１’１へ
と実線で不ずように信号電流２１が流れる。
れば、トランジスタＱ３ｔ、 Ｑ４１１ Ｑ３４゜
Ｑ４４がオン、トランジスタＱ３３１ Ｑ’４３．
Ｑ３２． Ｑ４２がオフとなるので、第３図に実線（
細線）で示す電流路が形成され、トランジスタＱ１ｓの
コレクタ電流はトランジスタＱ３４１ Ｑ４１を通じて
トランジスタＱ２３に流れ、トランジスタＱ２５のコレ
クタ電流はトランジスタＱ４４． Ｑ３１を通じてト
ランジスタＱ１３に流れる。しかし、このとき、トラン
ジスタＱ１Ｂのコレクタ電流は（１＋ ｉ）であり、ト
ランジスタＱ２３のコレクタ電流は（１−ｉ）であるか
らその差の電流２１がトランジスタＱ１Ｂから抵抗器Ｒ
１２に流れ込むことになる。また、同様に、トランジス
タＱ２６のコレクタ電流は（１−１）であり、トランジ
スタＱ１３のコレクタ電流は（Ｉ＋１）であるからその
差の電流２Ｉが抵抗器Ｒ１ｔからトランジスタＱ１３に
流れ出ることになる。従って、＋３３＝”１″、Ｓ３＝
“０″のときには、抵抗器Ｒ１２から抵抗器Ｒ１’１へ
と実線で不ずように信号電流２１が流れる。
一方、＋３３＝”Ｏ″、 Ｓ３−”１”であるとす
れば、トランジスタＱ３３． Ｑ４３１ Ｑ３２１
Ｑ４２がオン、トランジスタＱ３１． Ｑ４１１ Ｑ
３４． Ｑ４４がオフとなるので、破線で示す電流路
が形成され、トランジスタＱ１ｓのコレクタ電流（１＋
ｉ）と、トランジスタＱ２３のコレクタ電流（１−ｉ
）との差の電流２ ｉ ＃（抵゛抗器Ｒ１’ｓに流れ込
み、トランジスタＱ２５のコレクタ電流（１−１、）
と、トランジスタＱ１３のコレクタ電流（１＋ｉ）と
の差の電流２１が抵抗器Ｒ１２から流れ出る。従って、
＋３３＝″０”、 Ｓ３＝”ｌ”のときには、抵抗
器Ｒ１’１から抵抗器Ｒ１２へと破線で示すように信号
電流２１が流れる。
れば、トランジスタＱ３３． Ｑ４３１ Ｑ３２１
Ｑ４２がオン、トランジスタＱ３１． Ｑ４１１ Ｑ
３４． Ｑ４４がオフとなるので、破線で示す電流路
が形成され、トランジスタＱ１ｓのコレクタ電流（１＋
ｉ）と、トランジスタＱ２３のコレクタ電流（１−ｉ
）との差の電流２ ｉ ＃（抵゛抗器Ｒ１’ｓに流れ込
み、トランジスタＱ２５のコレクタ電流（１−１、）
と、トランジスタＱ１３のコレクタ電流（１＋ｉ）と
の差の電流２１が抵抗器Ｒ１２から流れ出る。従って、
＋３３＝″０”、 Ｓ３＝”ｌ”のときには、抵抗
器Ｒ１’１から抵抗器Ｒ１２へと破線で示すように信号
電流２１が流れる。
従って、抵抗器Ｒｌ’ｉ ＋ Ｒ１２の直列回路には
、＋８３−１”、 Ｓ３＝”０″のときと、＋３３
＝“０”、 Ｓ３＝”ｌ”のときとで、方向が反転
する信号電流２蚤が流れるのであるから、この抵抗器Ｒ
１−１１Ｒ１２の直列回路には信号±８３と＋８５との
乗算出力電圧、すなわち、位相比較出力電圧が得られる
ことになる。
、＋８３−１”、 Ｓ３＝”０″のときと、＋３３
＝“０”、 Ｓ３＝”ｌ”のときとで、方向が反転
する信号電流２蚤が流れるのであるから、この抵抗器Ｒ
１−１１Ｒ１２の直列回路には信号±８３と＋８５との
乗算出力電圧、すなわち、位相比較出力電圧が得られる
ことになる。
なお、このとき、抵抗器Ｒ１’１ 、 Ｒ１２には直
流電流は流れないので、アンプ（７）の入力端の電位は
、電源Ｅ １’１の電圧に等しくなる。すなわち、電源
Ｅ １’１は、アンプ（７）の入力端の直流電位を決定
するだけであり、アンプ（７）の非反転入力端及び反転
入力端の直流電位は互いに等しくなる。
流電流は流れないので、アンプ（７）の入力端の電位は
、電源Ｅ １’１の電圧に等しくなる。すなわち、電源
Ｅ １’１は、アンプ（７）の入力端の直流電位を決定
するだけであり、アンプ（７）の非反転入力端及び反転
入力端の直流電位は互いに等しくなる。
こうして、この発明によれば、信号±８３と＋８５との
位相比較が行われるが、この場合、特にごの発明によれ
ば、第３図の接続における上下がバランスしているので
、抵抗器Ｒｔ’ｔ＋Ｒｔ２は直流電流が流れず、たとえ
バランスがくずれてもこれは小さいので、抵抗器Ｒｚ’
ｔ＋Ｒｔ２に流れる直流電流は極めて微小である。従っ
て、抵抗器ＲＩＩ＋Ｒ１２に精度を必要としないと共に
、他は対称的に接続されたトランジスタだけなので、Ｉ
Ｃ化が容易であり、調整も不要である。
位相比較が行われるが、この場合、特にごの発明によれ
ば、第３図の接続における上下がバランスしているので
、抵抗器Ｒｔ’ｔ＋Ｒｔ２は直流電流が流れず、たとえ
バランスがくずれてもこれは小さいので、抵抗器Ｒｚ’
ｔ＋Ｒｔ２に流れる直流電流は極めて微小である。従っ
て、抵抗器ＲＩＩ＋Ｒ１２に精度を必要としないと共に
、他は対称的に接続されたトランジスタだけなので、Ｉ
Ｃ化が容易であり、調整も不要である。
また、基本的に電流動作なので、電源電圧Ｖｃｃが低く
ても動作が可能であり、実験によれば、Ｖｃｃ＝ １．
８Ｖでも十分満足に動作した。
ても動作が可能であり、実験によれば、Ｖｃｃ＝ １．
８Ｖでも十分満足に動作した。
さらに、直流電流■が第２図の比較回路と同一とすると
、出力電流は２倍であり、しかも、抵抗器Ｒ１４、Ｒ１
２の値を大きくすれば、比較出力電圧を大きくすること
ができ、すなわち、比較感度を高くすることができる。
、出力電流は２倍であり、しかも、抵抗器Ｒ１４、Ｒ１
２の値を大きくすれば、比較出力電圧を大きくすること
ができ、すなわち、比較感度を高くすることができる。
また、第２図の比較回路では、比較出力電圧を大きくす
るために、抵抗器Ｒａ、Ｒ４の値を大きくすると、電源
電圧を晶＜シなければならないが、この発明によれば、
抵抗器Ｒ１ｓ ＋ 、Ｒ１２は信号電流２ｉＬか流れな
いので、低い電源電圧Ｖｃｃで大きな比較出力電圧を得
ることができる。
るために、抵抗器Ｒａ、Ｒ４の値を大きくすると、電源
電圧を晶＜シなければならないが、この発明によれば、
抵抗器Ｒ１ｓ ＋ 、Ｒ１２は信号電流２ｉＬか流れな
いので、低い電源電圧Ｖｃｃで大きな比較出力電圧を得
ることができる。
さらに、アンプ（７）にＤＣオフセットを与えることが
ないので、ＰＬＬのループゲインを晶くすることができ
る。
ないので、ＰＬＬのループゲインを晶くすることができ
る。
また、ＮＰＮ ｌ−ランジスタに比べＰＮＰ ）ランジ
スタの特性をより等しくすれば、それだけ性能を向上さ
せることができる。
スタの特性をより等しくすれば、それだけ性能を向上さ
せることができる。
なお、上述において、トランジスタＱ１３． Ｑ２３
またはＱｌｂ、 Ｑ２５のコレクタ電流を直流■だりと
してもよい。
またはＱｌｂ、 Ｑ２５のコレクタ電流を直流■だりと
してもよい。
発明の効果
無調整でよく、ＩＣ化に好適であると共に、位相比較感
度が高い。また、低電圧で動作でき、しかも、位相比較
出力にＤＣオフセットを含まない。
度が高い。また、低電圧で動作でき、しかも、位相比較
出力にＤＣオフセットを含まない。
第１図、第２図はこの発明を説明するための図、第３図
はこの発明の一例の接続図である。 （１１）〜（１４）はカレントミラー回路である。
はこの発明の一例の接続図である。 （１１）〜（１４）はカレントミラー回路である。
Claims (1)
- 第１〜第４のトランジスタＱ１３１ Ｑｔｓ＋ Ｑ２３
１Ｑ２５と、第５〜第１２のトランジスタＱ３１〜Ｑ３
４゜Ｑ４１〜Ｑ４４とを有し、上記第１のトランジスタ
Ｑ１３のコレクタは上記第５及び第６のトランジスタＱ
３１゜Ｑ３２のエミッタに共通接続され、上記第２のト
ランジスタＱ ｌｌ＋のコレクタは上記第７及び第８の
トランジスタＱ３３． Ｑ３４のエミッタに共通接続
され、上記第３のトランジスタＱ２３のコレクタは上記
第９及びｆｆ１ｌＯのトランジスタＱ＜１．Ｑ４２のエ
ミッタに共通接続され、上記第４のトランジスタＱ２５
のコレクタは上記第１１及び第１２のトランジスタＱ４
３゜Ｑ４４のエミッタに共通接続され、上記第５．第７
゜第９．第１１のトランジスタＱ３ｔ、 Ｑ３３１
Ｑ４１． Ｑ４３のベースが互いに接続され、上記第
６．第８．第１０、第１２のトランジスタＱ３２１
Ｑ３４１ Ｑ４２１ Ｑ４４のベースが互いに接続
されると共に、これら互いに接続された２組のベース間
に第１の信号Ｓ３が供給され、上記第５．第７．第１０
．第１２のトランジスタＱ３１１ Ｑ３３． Ｑ４
２１ Ｑ４４のコレクタが互いに接続されると共に、第
１の抵抗器Ｒ１’ｉを通、じてバイアス電源Ｅ １１に
接続され、上記第６．第８゜第９．第１１のトランジス
タＱ３２． Ｑ３４１ Ｑ４１１ Ｑ４３のコレク
タが互いに接続されると共に、第２の抵抗器Ｒｔ２を通
じて上記バイアス電Ｖ）Ｍ Ｅ ｔ’ｔに接続され、上
記第１〜第４のトランジスタＱ１３． Ｑ１６゜Ｑ２ａ
、 Ｑ２６のコレクタに互いに等しい直流電流■が流さ
れると共に、これら第１〜第４のトランジスタＱ１３１
Ｑ１６１ Ｑ２３Ｉ Ｑ２５のコレクタの少なく
とも１つに第２の信号Ｓ６の電流ｉが流されて上記第１
及び第２の抵抗器Ｒｚ’１．Ｒｔ２に上記第１及び第２
の信号電流３３．３５の位相比較出力が取り出される位
相比較回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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