KR100310190B1 - 비교기입력교환기술을갖는위상편차처리회로및로컬클럭신호발생방법과,이들을이용하는위상동기루프장치 - Google Patents

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Abstract

내향 데이터와 로컬 클럭간의 위상 편차에 의해 나타내지는 폭의 펄스를 구비하는 제 1 펄스 흐름과 기준폭의 펄스를 구비하는 제 2 펄스 흐름의 형태로 위상 편차 프로세서 (PEP) 회로에 위상 편차가 제공되는 위상 편차 프로세서 회로를 갖는 위상 동기 루프. 이 회로는 비교기의 제 1 입력과 제 2 입력에 각각 결합된 출력을 갖는 2 개의 적분기를 포함한다. 스위치들은 제 1 시간 윈도우 동안 제 1 펄스 흐름을 일 적분기의 입력에 제 2 펄스 흐름을 다른 적분기의 입력에 연결하고 제 2 시간 윈도우 동안 접속을 역전시킨다. 스위치들은 일정 간격으로 상태를 바꾸는 SWAP 신호에 의해 제어된다. 비교기의 출력은 SWAP 신호와 배타적 논리합되어 비교기 출력 신호를 격 윈도우마다 반전시켜 비교기의 임의의 입력 오프셋 편차 혹은 적분기들간의 부정합에 기인한 오프셋을 2 펄스 흐름간에 균일하게 평균한다.
배타적 논리합 게이트의 출력은 윈도우당 한 번 래치되는 D 플립플롭의 입력에 연결된다. D 플립플롭의 출력은신호이며 이는 로컬 클럭 신호를 발생하는 발진기로 하여금

Description

비교기 입력교환기술을 갖는 위상편차 처리회로 및 로컬 클럭 신호 발생방법과, 이들을 이용하는 위상 동기 루프 장치
위상 동기 루프 (phase-locked loops:PLLs) 는 통신채널을 통해 데이터를 수신하는 디지털 장치의 로컬 클럭을 수신된 디지털 데이터의 주파수와 위상에 동기시키기 위해 빈번히 사용된다.
PLL 의한 유형은 2 상태 양자화 위상 검출기를 이용한다. 그런 PLL에서, 선행 및 지연위상편차의 직렬 논리 표현 방식은 2 상태 양자화 위상 검출기와 디지털 제어 발진기 사이에 단순 및 저비용의 인터페이스를 제공한다. 직렬 인터페이스의 2 논리상태는 디지털 제어 발진기의 출력위상이 위상 편차에 응답하여 진상 혹은 지상되도록 한다.
섬유 분산 데이터 인터페이스 (Fiber Distribution Data Interface: FDDI) 와 같은 많은 고속 데이터 통신 시스템에서, 듀티 사이클 (duty cycle) 왜곡 및 데이터 패턴 종속 지터 (data-pattern dependent jitter) 가 심각할 수 있다. 그런 시스템에서, 2 상태 양자화 상태 검출기 보다도 비례 위상 검출기가 일반적으로 사용된다. 그러나, 비례 위상 검출기는 처리하기에 고가인 긴 디지털 워드를 사용할 수도 있다. 따라서, 듀티 사이클 왜곡과 데이터 패턴 종속 지터가 합리적인 범위내에 유지될 수 있도록 하고 디지털 논리회로를 사용하는 PLL 의 구현이 가능하도록 직렬 논리 신호에 비례 위상 편차 정보를 포함시킬 필요성이 있다.
이러한 목적을 달성하기 위해 채택될 수도 있는 종래기술은 전하 펌프 및 비교기가 따르게되는 비례 위상 검출기를 사용한다. 그러나, 100 Mhz 이상과 같은 고주파수에서 동작하는 전하 펌프를 설계하는 것은 어렵다. 그러한 고주파수에서 동작하도록 설계된 전하 펌프는 불감대 (dead band) 문제점과 같은 성능상의 문제점을 통상 겪는다. 또한, 그런 전하 펌프에 사용된 상보 전류원의 P 채널 및 N 채널 트랜지스터를 정합시키기 어려우므로 PLL 의 동적 추적 성능을 열화시키고 정적 정렬 편차 (static alignment errors: SAEs) 를 야기한다.
미국 특허 제 5, 239, 561 호 공보는 이들 문제점중 몇몇을 실질적으로 극복하는 위상 편차 프로세서를 개시한다. 이 미국특허공보는 비례 위상 검출기를 고주파 PLL 의 디지털 루프 필터로 인터페이스하는 위상 편차 프로세서 (PEP) 를 개시한다. 이 PLL 은 NRZI 부호화 데이터의 고주파 흐름을 수신한다. 이 데이터는 가변 데이터 신호 천이 (transitions) 밀도로 수신된다. PLL 에서의 위상 검출기는 위상 편차 신호 (PD1) 형태의 비례 위상 편차 정보와 기준 신호 (PD2) 를 발생시킨다. PD1 은 데이터 신호 천이와 로컬 PLL 클럭간의 위상 편차에 대응하는 펄스폭 TW1 을 갖는 펄스신호이다.
PD2 는 로컬 PLL 클럭 주기의 1/2 인 고정폭 TW2 를 갖는 펄스 신호이다.
상기 미국특허공보에 개시된 PEP 는 N (N 은 정수) 로컬 클럭 사이클의 윈도우를 정의한다. PEP 는 각 윈도우 동안, 그 윈도우 동안 발생하는 입력 데이터 천이의 총수가 기대 최소치를 초과하는 경우, PD1 과 PD2 각각에서 단지 한 쌍의 인접한 정 (positive) 및 부 (negative) 데이터 천이로 부터 비례 위상 편차 펄스를 개별적으로 적분한다. 그렇치 않은 경우, PEP 는 어떠한 위상 편차 정보도 전달하지 않는다. 윈도우 폭의 선택 (즉, N 의 값) 은 정상 상태에서 윈도우당 적어도 2 개의 펄스가 있도록 윈도우가 충분히 넓도록 하기 위하여 내향 데이터 흐름의 부호 체계에 대해 선택된다.
각 신호 PD1 및 PD2 에 관한 통합 정보는 위상 편차 프로세서에 의해 각 윈도우 동안 한 번 디지털 루프 필터를 통해 디지털 제어 발진기 (DC0) 에 제공되는 신호 비트로 변환된다. 로컬 클럭 신호를 발생하고 있는 DCO 는신호의 상태에 따라 로컬 PLL 클럭의 위상을 진상 혹은 지상시킨다.
특히, 미국특허 제 5, 239, 561 호 공보에 개시된 PEP 는 PD1 과 PD2 신호를 각각 적분하는 제 1 및 제 2 적분기 회로를 포함한다. 2 개의 적분기의 출력은 비교기의 다른 입력에 연결된다. 비교기의 출력은 각 윈도우당 한 번 비교기 출력 신호를 래치하는 D 플립플롭의 입력에 연결된다. D 플립플롭의 출력은 UP/DOWN 신호이다. UP/DOWN 신호에 의한 DCO 의 제어는 DCO 의 클럭 출력이 내향 데이터 흐름의 주파수에 접근하도록 해야한다.
그러나, 2 개의 적분기의 구성요소들 (예를들어, 저항기들 및 캐패시터들) 간의 부정합은 DCO 에 의한 로컬 클럭 출력과 내향 데이터 흐름의 주파수 사이에 정적 정렬 편차 (혹은 SAE) 를 야기한다. 또한, 비교기의 입력들간의 임의의 오프셋은 추가적인 정적 정렬 편차를 야기한다.
따라서, 본 발명의 목적은 PLL 용 개량된 위상 편차 프로세서를 제공하는 것이다.
본 발명의 다른 목적은 비교기 입력 교환 기술을 사용하는 위상 편차 프로세서를 제공하는 것이다.
본 발명의 또 다른 목적은 적분기의 구성요소간 부정합이 정적 정렬 편차를 초래하지 않는 PLL 용 위상 편차 프로세서를 제공하는 것이다.
본 발명의 또 다른 목적은 비교기의 입력 오프셋이 정적 정렬 편차를 야기하지 않는 PLL 용 위상 편차 프로세서를 제공하는 것이다.
본 발명은 비례 위상 검출기와 디지털 제어 발진기 사이에서 인터페이스 역할을 하는 위상 동기 루프에서의 위상 편차 프로세서에 관한 것이다.
제1도는 본 발명에 따른 위상 동기 루프의 블록도.
제2도는 본 발명에 따른 제1도의 회로의 위상 편차 프로세서 블록에 대한 부분 블록, 부분 개략도.
제3a도, 제3b도 및 제3c도는 본 발명에 따른 제2도의 회로에 대한 타이밍도.
본 발명은 정적 정렬 편차를 감소시키거나 제거하기 위해 교환 기술을 사용하는 비례 위상 편차 프로세서 (PEP) 를 갖는 위상 동기 루프이다. 본 발명의 PEP는 PLL 로컬 클럭과 내향 데이터간의 위상 편차를 나타내는 PD1 신호와, 위상 편차가 없는 경우 PD1 와 동일한 PD2 기준 신호를 별개로 적분하여 이 2개의 적분된 신호를 비교기에서 비교한다. 본 발명의 교환 기술을 사용하여. PEP 의 2개의 적분기들간의 임의의 정적 오프셋과 PEP 에서의 비교기의 임의의 입력 오프셋 편차가 PD1 신호 및 PD2 신호 양자 모두에 동일하게 영향을 주는 것에 의해, 그러한 오프셋에 의해 야기된 임의의 정적 정렬 편차를 제거한다.
특히, 비례 위상 검출기는 제 1 입력에서는 내향 데이터 흐름을 수신하고, 제 2 입력에서는 PLL 로컬 클럭 신호를 수신하며, PD1 과 PD2 인 2 신호를 위상 편차 프로세서로 출력한다. PD1 은 펄스 폭이 내향 데이터 흐름과 PLL 로컬 클럭간의 위상 편차에 의해 지시되는 펄스 흐름이다. PD2 신호는 로컬 클럭 신호와 내향 데이터 흐름간의 위상 편차가 0 일 때 라인 PD1 상의 기대 펄스 폭인 소정 고정 폭의 펄스 흐름이다. 따라서, PD1 과 PD2 상의 펄스가 동일한 폭을 가질 때, 내향 데이터와 로컬 클럭간의 위상 편차가 없다. 그러나, PD1 상의 펄스 폭이 PD2 상의 기준 펄스 폭 보다 큰 경우, 제 1 방향으로의, 예를 들어, 진상 (進相) 의 위상 편차가 있고 PD1 상의 펄스 폭이 PD2 상의 기준 펄스 폭 보다 작은 경우, 반대 방향으로의, 예를 들어, 지상 (遲相) 의 위상 편차가 있다.
위상 편차 프로세서는 PD1 신호를 수신하도록 결합된 제 1 적분기와 PD2 를 수신하도록 연결된 제 2 적분기를 갖는다. 제 1 적분기의 출력은 비교기의 제 1 입력에 연결되고, 제 2 적분기의 출력은 비교기의 제 2 입력에 연결된다. 비교기는 제 1 적분기의 출력이 제 2 적분기의 출력보다 클 때 제 1 값 (예를들어, 논리 하이) 의 신호를 출력하고, 제 1 적분기의 출력이 제 2 적분기의 출력보다 작을 때 제 2 값 (예를들어, 논리 로우) 의 신호를 출력한다.
장치는 유한 상태 기계와 이 유한 상태 기계의 출력 신호선 SWAP 에 연결된 제 1 및 제 2 스위치를 또한 구비한다. 이 2개의 스위치는 동일하게 SWAP 신호에 의해 제어된다. 특히, SWAP 신호가 제 1 상태에 있을 때, PD1 신호는 제 1 스위치를 통하여 제 1 적분기의 입력에 연결되고 PD2 신호는 제 2 스위치를 통하여 제 2적분기의 입력에 연결된다. SWAP 신호가 제 2 상태에 있을 때, PD1 신호는 제 2 스위치를 통하여 제 2 적분기에 연결되고 PD2 신호는 제 1 스위치를 통하여 제 1 적분기에 연결된다.
PLL 로컬 클럭의 타이밍 제어하에서, 유한 상태 기계는 SWAP 신호가 일정 간격으로 제 1 과 제 2 상태 사이에 전환되도록 한다. 이런 식으로, 2개의 적분기들간의 임의의 상보 부정합과 비교기의 임의의 입력 오프셋이 위상 편차 프로세서의 출력에 임의의 정적 정렬 편차를 초래하지 않도록 PD1 과 PD2 신호 모두에 동일하게 영향을 준다. PD1 과 PD2 의 교환이 SWAP 신호가 전환될 때마다 비교기 출력의 극성이 전환하도록 하기 때문에, 비교기의 출력은 D 플립플롭 (그의 출력이 DCO 에 제공된신호이다) 의 입력에 제공되기 전에 SWAP 신호와 배타적 논리합된다. 따라서, 배타적 논리합 게이트는 한 번 걸러 SWAP 신호가 전환될 때마다 비교기의 출력을 반전시켜신호의 극성이 변하지 않도록 한다.
도 1 은 본 발명에 따른 위상 동기 루프의 블록도이다. 도 1 에서의 PLL (100) 과 같은 위상 동기 루프 (PLLs) 는, 그에 한정되는 것이 아니지만, 통신 채널을 통해 데이터를 수신하는 디지털 장치의 클럭을 내향 데이터 흐름의 주파수 및 위상에 동기화 시키기 위한 사용을 포함하는 많은 애플리케이션에 사용된다. 따라서, 도 1 의 예시적인 PLL 의 목적은 내향 데이터 흐름 (Din) 의 주파수와 위상에 정합하는 주기적인 클럭 신호 (P-CLK) 를 발생시키는 것이다.
바람직한 실시예에서, 데이터 신호 (Din) 는 초당 125 메가비트의 속도로 전송되는 NRZI 부호화 데이터 신호이다. 클럭 신호 (P-CLK) 는 디지털 제어 발진기 (DCO) 에 의해 발생된다. 비례 위상 검출기 (120) 는 로컬 클럭 신호 (P-CLK) 뿐만 아니라 내향 데이터 흐름 (Din) 를 수신하도록 연결된다.
비례 위상 검출기 (120) 는 입력 신호 (P-CLK 및 Din) 에 응답하여 2 개의 신호 (PD1 및 PD2) 를 발생한다. 특히, Din 에서의 에지 천이 마다, 위상 검출기 (120) 는 신호선 (PD1, PD2) 상에 펄스를 발생시킨다. PD1 의 펄스폭 TW1 은 Din 과 P-CLK 간의 위상차에 의해 나타내진다. PD2 는 이상적인 동작 조건하에서 Din 과 P-CLK 간에 위상차가 없을 때 PD2 의 펄스폭 TW1 과 동일한 P-CLK 의 클럭주기의 1/2 과 항상 동일한 펄스폭 TW2 를 갖는 기준 신호이다. 따라서, 펄스폭 TW1 과 TW2 간의 차이는 Din 과 P-CLK 간의 위상 편차에 비례한다. TW1 이 TW2 보다 짧을 때, 위상 편차가 제 1 방향에 있음을, 예를들어 로컬 클럭 위상이 내향 데이터의 위상을 선행한다는 것을 나타낸다. TW1 이 TW2 보다 클 때, 위상 편차가 반대 방향에 있음을, 예를들어 로컬 클럭 위상이 내향 데이터 위상뒤에 지연한다는 것을 나타낸다.
비례 위상 검출기 (120) 는 BP-CLK 및 RXD4 출력신호를 또한 발생한다. 이들은 입력 데이터 흐름 (Din) 으로 부터 각각 복원된 클럭 및 데이터 신호이다. 이들 신호는 버퍼 회로 (122-A 및 122-B) 에 의해 각각 신호 (RXC 및 RXD) 로서 복제된다.
신호 (PD1 및 PD2) 는 2개의 디지털 신호 즉,신호 및 DATA-VALID 신호를 생성하는 위상 편차 프로세서 회로 (130) 로 제공된다.신호의 2개의 논리 상태는 Din 과 P-CLK 사이의 위상 편차가 선행 편차 인지 혹은 지연 편차인지를 나타낸다. DATA-VALID 신호의 논리 상태는신호가 유효인지를 나타낸다.
신호와 DATA-VALID 신호는 디지털 루프 필터 (140) 에 의해 필터링되고, 그를 통해 DCO (110) 로 제공된다.
바람직한 실시예에서, DCO (110) 는 약 25O 메가헤르츠 (내향 데이터 흐름 (Din) 주파수의 2 배) 의 주파수 (F0) 를 갖는 3 개의 동일하게 위상 이격된 고주파수 클럭 신호 (C1-C3) 를 발생하는 3 위상 링발진기 (112) 를 구비한다. 3 위상 파형 합성기 (114) 는 그 입력에서 필터링된및 DATA-VALID 신호를 수신한다. 이것은 그로부터 제어 주파수 (Fm) 를 갖는, 3 개의 동일하게 위상 이격된 저주파수 제어 신호 (P1, P2, P3) 를 발생하고, Fm 은 Din 과 Fo 간의 주파수 편차에 해당한다. 특히, 주파수 (Fm) 는 2Fin - Fo 와 대략 동일하게 설정되고, 여기서, Fin은 내향 데이터 신호 (Din) 의 주파수이다.
DC0 (110) 는 주파수 제어 발진기 (FC0) (116) 를 또한 구비한다. FCO (116) 는 F0+ Fm의 주파수를 갖는 클럭 신호 PLL-CLK 를 발생하고, 여기서 Fm의 극성은 2Fn - Fo 의 부호에 의해 나타내진다. 2 분주 회로 (118) 는 입력에서 PLL-CLK 를 수신하고 출력에서 P-CLK 신호를 출력한다.
P-CLK 는 데이터 입력 흐름 (Din) 의 주파수 (Fin) (약 125 메가헤르츠) 및 위상과 정합해야 하는 구형파 신호이다.
도 2 는 본 발명의 위상 편차 프로세서 (130) 를 상세히 도시한다. 비례 위상 검출기 (120) 로 부터의 PD1 및 PD2 신호는 위상 편차 게이팅 회로 (132) 에 입력된다. 이 위상 편차 게이팅 회로 (132) 는 정의된 지속기간의 각 윈도우 동안 P-CLK 및 Din 신호선 각각으로 부터 2 개의 펄스를 추출한다.
윈도우의 지속기간은 P-CLK 및 Din 이 정의된 윈도우 폭에서 적어도 2 개의 펄스를 갖도록 부호 체계에 의거하여 선택된다. 예를들면, 4B/5B 부호체계 및 NRZI 부호비트를 사용하는 도시된 실시예의 FDDI 시스템에서, 각 전송된 데이터 심볼 (대략 비트당 8 나노초의 속도로 5 비트 부호화된) 은 클럭 복구목적으로 적어도 2개의 에지천이를 갖도록 보장된다. 그러나, 라인 상태 심볼 전송중에, 에지전송 밀도는 아이들 선 상태에 대해 클럭 주기당 1, 홀트 선 상태에 대해 5 클럭주기당 1및 마스터 선 상태에 대해 10 클럭 주기당 1 이 될수도 있다. 즉, 내향비트 흐름의 에지간의 지속기간은 1로 부터 10 클럭 주기까지 이를수 있다. 그러나, 에지밀도는 전송편차에 기인하여 더 높거나 더 낮을수도 있다.
PLL 로컬클럭 (P - CLK) 의 44 사이클의 윈도우폭은 윈도우당 적어도 2개의 에지천이가 있도록 한다. 특히, 앞서 설명한 바와같이, FDDI 시스템을 위한 최저에지밀도는 10 클럭 주기당 1 이다. 따라서, 44 사이클의 윈도우폭은 게이팅회로 (132) 를 열기위해 사용된 하나의 데이터이미지, 게이팅회로 (132) 를 통과하는 제 2 및 제 3 데이터 이미지, 게이팅회로 (132) 를 닫기위한 제 4 에지를 포함하는 최소한 4개의 입력 데이터 이미지를 제공한다.
따라서, 위상편차 게이팅회로 (132) 는 PD1 과 PD2 상의 내향 펄스를 게이트하여 44 사이클 윈도우당 2개의 펄스만이 통과하도록 한다. 사이클 계수기 (134) 는 위상편차 게이팅회로 (132) 를 제어하여 단지 44 사이클 윈도우 당 2개의 펄스만이 회로 (132) 를 통과하게 한다. 위상 편차 게이팅 회로 (132) 와 사이클 계수기 (134) 에 대한 상세한 설명은 참조로 여기에 포함된 미국 특허 제 5,239,561 호 공보에 기재되어 있다.
특히, 상기 설명한 게이팅 기술없이 FDDI 비트흐름으로 부터의 위상편차의 연속적 처리는 구현하기 고가이고 복잡한 초고속 디지털 루프필터회로 (140) 를 필요로 한다. 또한, 그러한 구현에서의 루프 주파수는 내향에지 밀도에 종속적이다. 즉, PLL 의 루프특성 및 성능은 내향에지 밀도에 따라 변한다. PLL 루프특성의 그러한 변화성은 바람직하지 않다. 게이팅의 사용은 요구되는 루프필터 주파수를 낮추고 또한 동작 주파수를 일정하게 만든다.
본 발명에서 필수적인 것은 아니지만, 게이팅은 여러 이유에서 유리하고 바람직하다. 첫째, 이것은 디지털 루프필터 (140) 의 필요한 처리 주파수를 상당히 낮춘다. 둘째, 이것은 고주파수 전하 펌프회로 대신에, 차분전하 및 덤프회로 (138) 의 사용을 가능하게 한다. 셋째, 에지밀도가 일정 (44 클럭 사이클당 2 에지) 이어서 에지밀도에의 루프이득 의존성의 영향을 제거한다. 미국특허 제 5,239,561 호는 이러한 게이팅 기술에 대한 더 완전한 설명을 하고있다.
위상편차 게이팅회로 (132) 의 출력은 위상신호 (PD1 및 PD2) 각각의 게이트된 형태인 GPD1 및 GPD2 이다. GPD1 은 스위치 (200) 의 A 단자 및 스위치 (202) 의 B 단자에 제공된다. GPD2 는 스위치 (200) 의 B 단자 및 스위치 (202)의 A 단자에 제공된다. 스위치 (200, 202)는 각각 2점 스위치이다. 스위치 (200, 202) 의 C 단자는 각각 전하 덤프회로 (138) 의 RC 회로 (138A, 138B) 에 연결된다. 두 스위치 (200, 202) 는 유한 상태기계 (136) 에 의해 발생되는 SWAP 신호에 의해 제어된다. 제 1 상태에서, SWAP 신호는 스위치 (200, 202) 를 제어하여 C 단자로의 연결을 위해 A 단자를 선택한다. 제 2 상태에서, SWAP 신호는 스위치 (200, 202) 를 제어하여 C 단자로의 연결을 위해 B 단자를 선택한다. 스위치 (200, 202) 는 동일하게 제어된다.
RC 회로 (138A, 138B) 는 PD1 및 PD2 신호를 적분하는 적분기이다. 적분하는 RC 회로 (138A, 138B) 의 출력은 각각 비교기 (141) 의 제 1 및 제 2 입력에 제공된다. 신호 (GPD1) 에 연결된 적분기는 GPD1 펄스의 펄스폭 TW1 이 GPD2 펄스의 펄스폭 TW2 보다 작은경우 (예를들어, 선행위상편차) 에는 GPD2 에 연결된 적분기보다 저전압을 비교기 (141) 에 출력하고, GPD1 펄스의 펄스폭 TW1 이 GPD2 펄스의 펄스폭 TW2 보다 큰 경우 (예를들어, 지연 위상편차) 에는 고전압 출력을 발생시킨다.
따라서, SWAP 신호의 주어진 상태에서. 비교기 (141) 의 출력은 지연 위상 편차가 있는경우 제 1 상태 (예를들어, 논리하이) 에 있고, 선행위상 편차가 있는경우 제 2 상태 (예를들어, 논리로우) 에 있다. 다음에서 더 상술하는 바와같이, 위상편차 프로세서 (130) 에 의해 발생된신호는 비교기 출력의 변형된 형태이다.
적분기 (138A, 138B) 의 구성요소는 비교기 (141) 에 정확한 출력을 제공하기 위하여 가능한한 근접하게 정합되어야 한다. 적분기 (138A, 138B) 의 저항기 및 캐패시터의 부정합은 비교기 출력에 오프셋을 초래한다. 즉, 펄스폭 TW1 과 TW2 가 동일할때, 적분기의 출력은 그들이 완전하게 정합되기 않기 때문에 동일하지 않게된다. 또한, 입력에 관하여 비교기에서의 오프셋은출력신호에서의 다른 오프셋을 초래한다.
그러므로, GPD1 이 항상 제 1 적분기 (138A) 에 제공되고 GPD2 가 항상 제 2 적분기 (138B) 에 제공되는 경우에는 비교기의 출력, 즉신호에 정적 정렬 편차 (SAE) 가 있게된다.
이러한 문제점들에 기인하는 정적정렬 편차를 제거하기 위하여, 유한 상태기계 (136) 는 스위치 (200, 202) 의 제어입력에 연결된 선 (142) 에 SWAP 신호를 발생하여 적분기 (138A, 138B) 간에 GPD1 과 GPD2 신호를 일정간격으로 전환한다. 특히, 매 윈도우, SWAP 신호는 스위치 (200, 202) 가 적분기 (138A, 138B) 간에 신호 GPD1 과 GPD2 를 교환하도록 하는 상태를 변화시킨다.
따라서, 제 1 윈도우동안, 신호 GPD1 은 적분기 (138A) 에 의해 적분되어 비교기 (141) 의 입력단자 A 로 보내지고, 신호 GPD2 는 적분기 (138B) 에 의해 적분되어 비교기 (141) 의 입력단자 B 로 보내진다. 그러나, 후속 윈도우 동안, 신호 GPD1 은 적분기 (138B) 에 의해 적분되어 비교기 (141) 의 B 입력단자에 보내지고, 신호 GPD2 는 적분기 (138A) 에 의해 적분되어 비교기 (141) 의 A 입력 단자에 보내진다. 따라서, 적분기 구성요소의 부정합에 기인한 오프셋과 비교기 (141) 의 입력 오프셋이 GPD1 과 GPD2 신호모두에 동일하게 영향을 주므로, 그러한 오프셋에 기인한 어떠한 정적 정렬편차도 0 으로 한다.
그러나, 상술한 적분기 교환기술은 비교기 (141) 의 출력에서의 극성변화를 초래한다. 즉, 비교기 (141) 의 출력의 주어진 논리상태는 제 1 윈도우 동안은 선행편차를, 후속 윈도우동안은 지연편차를 나타낸다. 즉, SWAP 신호가 논리하이인 사이클동안, 비교기(141) 의 논리하이 출력은 지연위상 편차를 나타내고, SWAP 신호가 논리로우인 교대 윈도우동안, 비교기 (141) 로 부터의 논리하이 출력은 선행위상 편차를 나타낸다.
따라서, 배타적 논리합게이트 (144) 가 비교기 (141) 의 출력에 제공되어 격 윈도우마다 비교기 출력을 반전시킨다. 특히, 배타적 논리합 게이트 (144) 의 일 입력이 비교기 (141) 의 출력에 연결된다. 배타적 논리합 게이트 (144) 의 타입력은 선 (142) 상의 SWAP 신호를 수신하도록 연결된다. 따라서, 도 3 에 도시한 바와같이, 배타적 논리합 게이트 (144) 는 SWAP 신호가 논리로우일때는 비교기 출력신호 (CO) 와 동일한 출력신호 (XO) 를 갖고, SWAP 신호가 하이일때는 출력신호 (CO)의 역이다. 따라서, 배타적 논리합게이트 (144) 의 하이출력은 항상 선행위상 편차를 나타내고, 배타적 논리합 게이트 (144) 의 로우출력은 항상 지연위상 편차를 나타낸다.
배타적 논리합게이트 (144) 의 출력 (XO) 은 D 플립플롭 (146) 의 D 입력에 연결된다. 유한 상태기계 (136) 는 D 플립플롭 (146) 의 클럭입력에 연결된 STROBE신호 (148) 를 또한 발생한다. 유한 상태기계 (136) 는 각 윈도우의 종료 부근에서 STROBE 신호 (148) 를 보내어 GPD1 과 GPD2 각각상의 2개의 펄스가 전하덤프회로 (138), 비교기 (141) 및 배타적 논리합게이트 (144) 를 통해 완전히 처리된후 배타적 논리합게이트 (144) 의 출력 (XO) 을 D 플립플롭 (146) 이 래치하도록 한다. 데이터는 STROBE 펄스의 상승에지에 응답하여 래치된다.
최종적으로, 유한 상태기계 (136) 는 각 윈도우동안 한번 짧은 주기동안 하이 펄스되는 DUMP 신호 (150) 또한 발생한다. 특히, 이것은 도 3 에 도시한 바와같이 STROBE 펄스후 윈도우 종료전에 하이 펄스된다. DUMP 신호 (150) 는 DUMP 펄스에 응답하여 각각 적분기 (138A, 138B) 를 방전하는 스위치 (152A, 152B) 에 연결된다.
PLL 의 전단 구성요소 (위상 검출기 (120) 및 위상편차 프로세서 (130)) 는 PLL 클럭 (P-CLK) 에 동기된다. 디지털 루프필터 (140) 와 DC0 (110) 와 같은 다른논리블록도 바람직하게는 P-CLK 에 동기되어 가능한 시동의 문제점을 방지한다. 따라서, 위상편차 프로세서와 디지털 루프필터간의 인터페이스는 비동기적이다.
비동기 인터페이스에서의 가능한 불안정 문제점을 방지하기 위해, 유한 상태기계 (136) 는 DATA - VALID 신호를 발생한다. 비교기가신호의 논리상태를 갱신하고 있을때, DATA - VALID 신호는 3 클럭 주기동안 표명되지 않는다. 3 클럭주기 동안 DATA - VALID 를 디스에이블하는 과정은 루프이득 계산에서 41/44 의 이득인자를 도입한다.
에지천이 (Din) 가 없을때, 및 내향에지밀도를 44 클럭주기당 4 데이터 천이 아래로 감소시키는 오전송이 있을 때마다, 시간 슬롯 복호기는 표명되지 않는 DATA - VALID 신호를 출력한다. 결과로서, 어떠한 증분 위상편차 정보도 디지털 루프필터 (140) 를 통해 DCO (110) 로 보내지지 않는다. DCO (110) 는 DATA - VALID 와이 다음 윈도우에서 갱신될 때까지 이전 주파수에 머무를 수 있다.
도 3a 내지 도 3c 는 적분기들간의 GPD1 과 GPD2 의 교환이 적분기 오프셋 및/또는 비교기 입력 오프셋에 의해 야기될 수 있는 임의의 SAE 를 어떻게 제거하는가를 나타내는 본 발명의 위상편차 프로세서 (130) 에서의 SWAP 신호를 포함하는 다양한 신호를 도시하는 타이밍도이다.
도 3a 는 내향 데이터가 로컬 클럭뒤에 지연할 때의 신호 상태를 도시한다. 도 3b 는 내향 데이터가 로컬클럭을 선행할때의 신호상태를 도시한다. 도 3c 는 내향 데이터가 로컬클럭과 동위상이지만, 구성요소 부정합에 기인하여 적분기들간에 5mV 오프셋이 있을때의 신호상태를 도시한다. 도 3c 는 본 발명이 적분기 오프셋에 기인한 정적 정렬편차를 어떻게 제거하는가를 가장 잘 도시한다. 그러나, 설명된 바와같이, 본 발명은 비교기 입력들간의 오프셋도 보정한다.
도 3a 내지 도 3c 에 도시한 바와같이, STROBE 신호의 상승에지와 다음 윈도우의 시작간의 어떤 시간에서, SWAP 신호는 상태를 전환한다. 바람직하게, SWAP 신호는 전환이 각 윈도우에서 동일 상대 순간에서 일어나도록 규칙적이고 동일 간격으로 상태를 전환한다. 따라서, 격 윈도우마다, GPD1 은 적분기 (138A) 에 연결되고 GPD2 는 적분기 (138B) 에 연결된다. 교대 윈도우에서, GPD1 이 적분기 (138B) 에 연결되고 GPD2 가 적분기 (138A) 에 연결되도록 접속이 역전된다. 따라서, 적분기들 (138A, 138B) 간의 오프셋과 비교기 입력들간의 오프셋은 GPD1 과 GPD2 사이에 균일하게 분할되어 그런 오프셋의 영향을 0 으로 한다. 따라서, 이들 오프셋은 비교기 (141) 의 출력에서,신호에서 어떠한 정적정렬편차도 초래하지 않는다.
각 윈도우동안, 2개의 펄스가 위상편차 게이팅회로 (132) 를 통해 선 GPD1과 GPD2 상에 게이트된다. GPD1 과 GPD2 상의 펄스에 응답하여, 적분기 (138A, 138B) 의 출력에서의 전압 (VC1, VC2) 은 도 3a 에 도시한 바와같이 각각 상승한다. 도시한 바와같이, 최종펄스 (즉, GPD2 상의 제 2 펄스) 후에 VC1 과 VC2 는 레벨을 유지한다. GPD1 과 GPD2 각각상의 2개의 펄스가 전하 덤프회로 (138), 비교기 (141) 및 배타적 논리합게이트 (144) 를 통해 완전히 처리된 후 윈도우 종료부근에서 STROBE 신호 (148) 가 발생되어 배타적 논리합게이트 신호 (XO) 상의 논리 상태가 D 플립플롭 (146) 에 의해 래치되도록 한다.
도 3a 에서, GPD1 의 펄스폭 TW1 은 GPD2 의 펄스폭 TW2 보다 짧아 VC2 가 STROBE 신호 (148) 의 상승에지에서 VC1 보다 낮게된다. 따라서, 이 시점에서, 비교기 (141) 의 출력 (CO) 은 논리하이이다. 그러나, SWAP 신호가 이 윈도우동안 논리하이이기 때문에, 배타적 논리합게이트 (144) 의 출력 (XO) 은 논리로우이다. 이것은 지연위상 편차를 나타낸다. 따라서, D 플립플롭 (146) 은 논리로우 출력 (XO) 을 래치하고 적어도 STROBE 신호상의 다음 상승에지까지 출력 (신호) 에서 그 논리로우 신호를 유지한다.
STROBE 신호의 상승에지가 D 플립플롭 (146) 으로 하여금신호를 래치하도록 한 후, 적분기 (138A, 138B) 는 다음 윈도우에서 펄스를 적분하기 위해 리세트될 수 있다. 따라서, DUMP 신호 (150) 는 하이로 발생되어 적분기의 커패시터를, 도시한 바와같이, STROBE 신호의 상승에지후 윈도우의 종료전의 시간에서 방전시킨다.
다음 윈도우동안, SWAP 신호는 로우이고 처리는 반복된다. 그러나, 이 윈도우동안, 로우인 SWAP 신호에 응답하여, 배타적 논리합게이트 (144) 의 출력 (XO)은, 이전 윈도우의 경우처럼 역이 아니고, 비교기 (141) 의 출력 (CO) 과 동일하다. 따라서, 비교기의 출력 (CO) 이 STROBE 신호의 상승에지에서 로우의 상태로 변했다는 사실에도 불구하고, 배타적 논리합 게이트의 출력 (XO) 은 전환하지 않고, 로우를 유지하며 그 상태로 래치되어 여전히 데이터가 지연임을 나타낸다.
도 3b 에서, 위상 편차는 지연에서 선행으로 변하므로, 즉 펄스폭 TW1 이 이제 펄스폭 TW2 보다 넓다. 따라서, 비교기 (141) 의 출력 (CO) 은 STROBE 신호가 먼저 설명한 윈도우동안 발생되는 때 로우이다. 배타적 논리합 게이트 (144) 의 출력 (XO) 은 하이 이어서, 도 3b 에 도시한 바와같이, STROBE 신호의 상승에지에 응답하여 XO 출력래치시 D 플립플롭 (146) 의출력신호를 하이로한다.
다시한번, DUMP 신호가 윈도우의 종료전에 발생되어 다음 윈도우동안 펄스적분 준비를 위해 전압 VC1 과 VC2 를 0 으로 복귀시킨다.
다음 윈도우동안, 선행 위상편차가 여전히 있어 DPD1 상의 펄스폭 TW1 은 GPD2 상의 펄스폭 TW2 보다 여전히 넓다. 그러나, 이제 SWAP 신호가 논리로우로 다시 되었기 때문에, 비교기 (141) 의 출력 (CO) 은, 여전히 선행 위상편차 (이전 윈도우와 같이) 가 있을지라도, 로우가 아닌 하이이다. 그럼에도 불구하고, 이전 윈도우와 같지않게 이 윈도우동안 배타적 논리합 게이트 (144) 가 CO 신호를 출력하기 때문에 배타적 논리합게이트 (144) 의 출력 (XO) 은 하이로 유지된다 (이전 윈도우처럼). 따라서, D 플립플롭 (146) 이 다른하이 신호를 래치하므로 하이를 유지한다.
도 3c 는 데이터가 로컬클럭과 동위상이고, 따라서 펄스폭 GPD1 과 GPD2 가 동일폭이지만, 적분기 구성요소 부정합에 기인한 5mV 오프셋이 있을 때의 신호상태를 도시한다. 도 3c 에서 제 1 윈도우에 도시한 바와같이, 펄스폭 TW1 과 TW2 가 동일함에도 불구하고, 적분기들간의 구성요소 부정합에 기인하여 VC2 는 VC1 보다 높다. 이것은 제 1 윈도우에서 STROBE 신호의 상승에지에서신호가 하이로 되도록 한다. 그러나, 제 2 윈도우에 도시한 바와같이, 정확히 동일한 5mV 오프셋 편차 (폭 TW1 과 TW2 는 여전히 동일함) 는 적분기들이 교환되었기 때문에신호를 로우로 한다. 따라서, 데이터가 로컬클럭과 동위상일때, 적분기 구성요소 부정합에 기인한 5mV 오프셋이 있는 경우에도,신호는 각 윈도우에서 상태를 지속적으로 전환시킨다.
본 발명의 몇몇 특정 실시예들을 설명하였지만, 다양한 변경, 변화 및 개량을 당업자가 용이하게 행할수 있다. 본 발명의 개시에 의해 자명하게 행해지는 그러한 변경, 변화 및 개량은 명시적으로 표시되지 않았지만 본 설명의 부분이고, 본 발명의 사상 및 범위내에 있다. 따라서, 상술한 설명은 예시적인 것이고 제한적인 것이 아니다. 본 발명은 다음의 특허 청구범위에 정의된 것과 그의 균등물에만 제한된다.

Claims (27)

  1. 위상 동기 루프로 내향하는 데이터 흐름의 주파수 및 위상과 동일한 주파수 및 위상을 갖는 로컬 클럭 신호를 발생하는 위상 동기 루프 장치에 있어서, 위상과 주파수를 갖는 상기 로컬 클럭 신호를 발생하는 발진기; 상기 로컬 클럭 신호와 상기 내향 데이터 흐름을 수신하고, 상기 로컬 클럭 신호와 상기 내향 데이터 흐름간의 위상차에 비례하는 지속기간의 펄스들을 갖는 제 1 펄스열 및 상기 내향 데이터 흐름과 상기 로컬 클럭 신호간에 위상차가 없는 경우 상기 제 1 펄스열의 상기 펄스들의 지속기간과 동일한 지속기간의 기준 펄스들을 갖는 제 2 펄스열을 발생하도록 연결된 위상 검출기; 및 입력단자와 출력단자를 갖는 제 1 적분기, 입력단자와 출력단자를 갖는 제 2 적분기, 상기 제 1 적분기의 상기 출력단자에 연결된 제 1 입력단자, 상기 제 2 적분기의 상기 출력단자에 연결된 제 2 입력단자 및 위상 편차 방향 신호를 출력하는 출력단자를 갖고, 상기 발진기가 상기 위상 편차 방향 신호에 따라 상기 로컬 클럭 신호의 상기 위상을 진상 혹은 지상시키는 비교기, 제 1 및 제 2 조건을 갖고, 상기 제 1 및 제 2 펄스열을 수신하며, 상기 제 1 조건에 있는 경우 상기 제 1 펄스열을 상기 제 1 적분기에 및 상기 제 2 펄스열을 상기 제 2 적분기에 공급하고, 상기 제 2 조건에 있는 경우 상기 제 2 펄스열을 상기 제 1 적분기에 및 상기 제 1 펄스열을 상기 제 2 적분기에 공급하는 스위치, 및 상기 스위치를 소정의 일정 간격으로 상기 제 1 및 제 2 조건에 교대로 있도록 하는 제어 수단을 구비하는 위상 편차 프로세서를 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  2. 제1항에 있어서, 상기 제어수단은 상기 일정 간격으로 제 1 과 제 2 상태를 전환하는 SWAP 신호를 발생하는 유한 상태 기계를 구비하고, 상기 SWAP 신호는 상기 스위치의 제어 입력 단자에 결합되어 상기 제 1 상태에 있는 상기 SWAP 신호에 응답하여 상기 스위치가 상기 제 1 조건에 있게하고 상기 제 2 상태에 있는 상기 SWAP 신호에 응답하여 상기 스위치가 상기 제 2 조건에 있도록 하는 것을 특징으로 하는 위상 동기 루프 장치.
  3. 제2항에 있어서, 상기 위상 편차 방향 신호를 수신하도록 연결된 제 1 입력단자, 상기 SWAP 신호에 연결된 제 2 입력단자 및 출력단자를 갖는 배타적 논리합 게이트를 또한 구비하고, 상기 발진기는 상기 배타적 논리합 게이트의 상기 출력 신호에 의해 제어되는 것을 특징으로 하는 위상 동기 루프 장치.
  4. 제3항에 있어서, 상기 배타적 논리합 게이트의 상기 출력단자에 연결된 데이터 입력 단자를 갖는 D 플립플롭을 또한 구비하고, 상기 D 플립플롭은 간격당 한 번 데이터 입력단자에서 신호를 래치하도록 제어되고 상기 발진기에 연결되어신호를 출력하는 데이터 출력 단자를 갖고, 상기 발진기는 상기신호에 의해 제어되어 제 1 상태에 있을 때 상기 로컬 클럭의 위상을 진상시키고 제 2 상태에 있을 때 상기 로컬 클럭 신호의 위상을 지상시키는 것을 특징으로 하는 위상 동기 루프 장치.
  5. 제4항에 있어서, 상기 위상 검출기와 상기 스위치 사이에 연결되어 상기 제 1 및 제 2 펄스열들을 수신하여 상기 소정 간격 각각당 상기 펄스열들 각각상의 소정의 수의 펄스를 상기 스위치에 제공하는 위상 편차 게이팅 회로를 또한 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  6. 제5항에 있어서, 상기 소정의 수는 2 인 것을 특징으로 하는 위상 동기 루프 장치.
  7. 제6항에 있어서, 상기 제어수단은 상기 간격 각각당 한 번 발생되는 STROBE 신호를 발생하고, 상기 D 플립플롭은 상기 STROBE 신호의 상기 발생에 응답하여 데이터 입력 단자에서 상기 신호를 래치하도록 제어되는 것을 특징으로 하는 위상 동기 루프 장치.
  8. 제7항에 있어서, 상기 제어수단은 상기 제 1 및 제 2 적분기에 연결되고 상기 STROBE 신호가 발생된 후 상기 간격 각각당 한 번 발생되는 DUMP 신호를 또한 발생하고, 상기 제 1 및 제 2 적분기는 상기 DUMP 신호에 응답하여 0 상태로 리세트되는 것을 특징으로 하는 위상 동기 루프 장치.
  9. 제8항에 있어서, 상기 위상 편차 프로세서와 상기 발진기 사이에 연결된 디지털 루프 필터를 또한 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  10. 제 1 입력 신호의 위상이 제 2 입력 신호의 위상을 지연하는지 흑은 선행하는지를 나타내는 신호를 발생하는 위상 편차 처리 회로에 있어서, 입력단자와 출력단자를 갖는 제 1 적분기, 입력단자와 출력단자를 갖는 제 2 적분기, 상기 제 1 적분기의 상기 출력단자에 연결된 제 1 입력단자, 상기 제 2 적분기의 상기 출력단자에 연결된 제 2 입력단자 및 위상 편차 방향 신호를 출력하는 출력단자를 갖는 비교기, 제 1 및 제 2 조건을 갖고, 제 1 및 제 2 펄스열을 수신하며, 상기 제 1 조건에 있는 경우 상기 제 1 펄스열을 상기 제 1 적분기에 및 상기 제 2 펄스열을 상기 제 2 적분기에 공급하고, 상기 제 2 조건에 있는 경우 상기 제 2 펄스열을 상기 제 1 적분기에 및 상기 제 1 펄스열을 상기 제 2 적분기에 공급하고, 상기 제 1 펄스열은 상기 제 1 및 제 2 입력신호간의 위상차에 비례하는 지속기간의 펄스를 갖고, 상기 제 2 펄스열은 상기 제 1 과 제 2 입력신호간에 위상차가 없는 경우 상기 제 1 펄스열의 상기 펄스의 지속기간과 동일한 지속기간의 기준 펄스를 갖는 스위치, 및 상기 스위치를 소정의 일정 간격으로 상기 제 1 및 제 2 조건에 교대로 있도록 하는 제어 수단을 구비하는 것을 특징으로 하는 위상 편차 처리 회로.
  11. 제10항에 있어서, 상기 제어수단은 상기 소정 간격으로 제 1 과 제 2 상태를 전환하는 SWAP 신호를 발생하는 유한 상태 기계를 구비하고, 상기 SWAP 신호는 상기 스위치의 제어 입력 단자에 결합되어, 상기 제 1 상태에 있는 상기 SWAP 신호에 응답하여 상기 스위치가 상기 제 1 조건에 있게하고 상기 제 2 상태에 있는 상기 SWAP 신호에 응답하여 상기 스위치가 상기 제 2 조건에 있도록 하는 것을 특징으로 하는 위상 편차 처리 회로.
  12. 제11항에 있어서, 상기 위상 편차 방향 신호를 수신하도록 연결된 제 1 입력단자, 상기 SWAP 신호에 연결된 제 2 입력단자 및 출력단자를 가져 상기 비교기의 상기 출력을 상기 소정 간격의 교대의 것에서 반전시키는 배타적 논리합 게이트를 또한 구비하는 것을 특징으로 하는 위상 편차 처리 회로.
  13. 제12항에 있어서, 상기 배타적 논리합 게이트의 상기 출력단자에 연결된 데이터 입력 단자를 갖는 D 플립플롭을 또한 구비하고, 상기 D 플립플롭은 소정 간격당 한 번 데이터 입력단자에서 신호를 래치하도록 제어되고 UP/DOWN 신호를 출력하는 데이터 출력 단자를 갖는 것을 특징으로 하는 위상 편차 처리 회로.
  14. 제13항에 있어서, 상기 스위치 전에 연결되어 상기 제 1 및 제 2 펄스열들을 수신하여 상기 소정 간격 각각당 상기 펄스열들 각각 상의 소정의 수의 펄스를 상기 스위치에 제공하는 위상 편차 게이팅 회로를 또한 구비하는 것을 특징으로 하는 위상 편차 처리 회로.
  15. 제14항에 있어서, 상기 소정수의 수는 2 인 것을 특징으로 하는 위상 편차 처리 회로.
  16. 제15항에 있어서, 상기 제어수단은 상기 간격 각각당 한 번 발생되는 STROBE 신호를 발생하고, 상기 D 플립플롭은 상기 STROBE 신호의 상기 발생에 응답하여 데이터 입력 단자에서 상기 신호를 래치하도록 제어되는 것을 특징으로 하는 위상 편차 처리 회로.
  17. 제16항에 있어서, 상기 제어수단은 상기 제 1 및 제 2 적분기에 연결되고 상기 STROBE 신호가 발생된 후 상기 간격 각각당 한 번 발생되는 DUMP 신호를 또한 발생하고, 상기 제 1 및 제 2 적분기는 상기 DUMP 신호에 응답하여 0 상태로 리세트되는 것을 특징으로 하는 위상 편차 처리 회로.
  18. 위상 동기 루프로 내향하는 데이터 흐름의 주파수 및 위상과 동일한 주파수 및 위상을 갖는 로컬 클럭 신호를 발생하는 위상 동기 루프 장치에 있어서, 위상과 주파수를 갖는 상기 로컬 클럭 신호를 발생하는 발진기; 상기 로컬 클럭 신호와 상기 내향 데이터 흐름을 수신하고 상기 로컬 클럭 신호와 상기 내향 데이터 흐름간의 위상차에 비례하는 지속기간의 펄스들을 갖는 제 1 펄스열 및 상기 내향 데이터 흐름과 상기 로컬 클럭 신호간에 위상차가 없는 경우 상기 제 1 펄스열의 상기 펄스들의 펄스폭과 동일한 지속기간의 기준 펄스들을 갖는 제 2 펄스열을 발생하도록 연결된 위상 검출기; 및 위상 편차 프로세서를 구비하고, 상기 위상 편차 프로세서는 입력단자와 출력단자를 갖는 제 1 적분기, 입력단자와 출력단자를 갖는 제 2 적분기, 상기 제 1 적분기의 상기 출력단자에 연결된 제 1 입력단자, 상기 제 2 적분기의 상기 출력단자에 연결된 제 2 입력단자 및 위상 편차 방향 신호를 출력하는 출력단자를 갖고, 상기 발진기가 상기 위상 편차 방향 신호에 따라 상기 로컬 클럭신호의 상기 위상을 진상 혹은 지상시키는 비교기, 제 1 및 제 2 조건을 갖고, 상기 제 1 및 제 2 펄스열을 수신하며, 상기 제 1 조건에 있는 경우 상기 제 1 펄스열을 상기 제 1 적분기에 및 상기 제 2 펄스열을 상기 제 2 적분기에 공급하고, 상기 제 2 조건에 있는 경우 상기 제 2 펄스열을 상기 제 1 적분기에 및 상기 제 1 펄스열을 상기 제 2 적분기에 공급하는 스위치, 상기 위상 편차 방향 신호를 수신하도록 연결된 제 1 입력단자, 제 2 입력단자 및 출력단자를 갖는 배타적 논리합 게이트로서, 상기 발진기가 상기 배타적 논리합 게이트의 상기 출력 신호에 의해 제어되는 배타적 논리합 게이트, 상기 배타적 논리합 게이트의 상기 출력단자에 연결된 데이터 입력 단자를 갖고, 상기 발진기에 연결되어신호를 출력하는 데이터 출력 단자를 갖는 D 플립플롭으로서, 상기 발진기는 상기신호에 의해 제어되어 제 1 상태에 있을 때 상기 로컬 클럭의 위상을 진상시키고 제 2 상태에 있을 때 상기 로컬 클럭 신호의 위상을 지상시키는 D 플립플롭, 상기 소정 간격으로 제 1 과 제 2 상태를 전환하는 SWAP 신호를 발생하는 유한 상태 기계로서, 상기 SWAP 신호는 상기 스위치의 제어 입력 단자에 결합되어, 상기 제 1 상태에 있는 상기 SWAP 신호에 응답하여 상기 스위치가 상기 제 1 상태에 있게하고 상기 제 2 상태에 있는 상기 SWAP 신호에 응답하여 상기 스위치가 상기 제 2 상태에 있도록 하고, 상기 배타적 논리합 게이트의 상기 제 2 입력단자에 또한 연결되어 상기 배타적 논리합 게이트가 상기 제 1 상태에 있을 때 상기 위상 편차 방향 신호를 반전하도록 하며 상기 제 2 상태에 있을 때 상기 위상 편차 방향 신호를 통과시키고, 상기 유한 상태 기계는 상기 간격 각각당 한 번 발생되는 STROBE 신호를 발생하고, 상기 D 플립플롭은 상기 STROBE 신호의 상기 발생에 응답하여 데이터 입력 단자에서 상기 신호를 래치하도록 제어되며, 상기 제 1 및 제 2 적분기에 연결되고 상기 STROBE 신호가 발생된 후 상기 간격 각각당 한 번 발생되는 DUMP 신호를 또한 발생하고, 상기 제 1 및 제 2 적분기는 상기 DUMP 신호에 응답하여 0 상태로 리세트되는 유한 상태 기계, 및 상기 위상 편차 프로세서와 상기 발진기 사이에 연결된 디지털 루프 필터를 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  19. 제18항에 있어서, 상기 위상 검출기와 상기 스위치 사이에 연결되어 상기 제 1 및 제 2 펄스열들을 수신하여 상기 소정 간격 각각당 상기 펄스열들 각각상의 소정수의 펄스를 상기 스위치에 제공하는 위상 편차 게이팅 회로를 또한 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  20. 내향 데이터 흐름의 주파수 및 위상과 각각 동일한 주파수 및 위상을 갖는 로컬 클럭 신호의 발생방법에 있어서,
    (1) 로컬 클럭 신호를 발생하는 단계,
    (2) 상기 내향 데이터 흐름을 수신하는 단계,
    (3) 상기 로컬 클럭 신호와 상기 내향 데이터 흐름간의 위상차에 비례하는 지속기간의 제 1 펄스를 갖는 제 1 펄스열 및 상기 내향 데이터 흐름과 상기 로컬 클럭 신호간에 위상차가 없을 때 상기 제 1 펄스열의 상기 펄스의 지속기간과 동일한 지속기간의 기준펄스를 갖는 제 2 펄스열을 발생시키는 단계,
    (4) 제 1 시간 윈도우 동안 제 1 적분기에 및 상기 제 1 시간 윈도우 동안과 동일한 지속시간의 제 2 시간 윈도우 동안 제 2 적분기에 상기 제 1 펄스열을 제공하는 단계,
    (5) 상기 제 1 시간 윈도우 동안 상기 제 2 적분기에 및 상기 제 2 시간 윈도우 동안 상기 제 1 적분기에 상기 제 2 펄스열을 제공하는 단계,
    (6) 상기 적분기가 상기 기준 펄스는 상기 제 1 펄스보다 더 큰 지속 기간임을 나타낼 때 제 1 상태에 있고 상기 적분기가 상기 기준 펄스는 상기 위상 데이터 펄스 보다 더 작은 지속기간임을 나타낼 때 제 2 상태에 있는 상기 적분기에 응답하여 각 윈도우에서 제어신호를 발생하는 단계, 및
    (7) 상기 제 1 상태에 있는 상기 제어신호에 응답하여 상기 로컬 클럭 신호의 위상을 진상시키고 상기 제 2 상태에 있는 상기 제어신호에 응답하여 상기 로컬클럭 신호의 위상을 지상시키는 단계를 구비하는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  21. 제20항에 있어서, 상기 제 1 및 제 2 시간 윈도우는 각각 복수의 시간 윈도우를 구비하고, 상기 제 1 및 제 2 시간 윈도우는 상기 제 1 및 제 2 적분기가 교대 윈도우 동안 상기 제 1 및 제 2 펄스열을 교대로 적분하도록 삽입되는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  22. 제21항에 있어서, 단계 (6) 는
    (6.1) 상기 제 1 적분기의 출력을 상기 제 2 적분기의 출력과 비교하고 상기 제 1 적분기의 출력이 상기 제 2 적분기의 출력 보다 큰 경우 제 1 상태에 있고 상기 제 1 적분기의 출력이 상기 제 2 적분기의 출력보다 작은 경우 제 2 상태에 있는 비교신호를 발생하는 단계, 및
    (6.2) 상기 제 2 시간 윈도우 동안 상기 비교신호를 반전시키는 단계를 구비하는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  23. 제22항에 있어서, 단계 (6) 는
    (6.3) 윈도우당 한번 그 윈도우와 관련된 기준펄스와 제 1 펄스가 상기 제어신호를 발생시키기 위해 발생한 직후에 상기 반전 비교 신호를 래치하는 단계를 또한 포함하는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  24. 제20항에 있어서, 단계 (5) 는
    (5.1) 상기 제 1 및 제 2 펄스열을 각각 스위치에 제공하는 단계, 및
    (5.2) 상기 제 1 시간 윈도우 동안 상기 제 1 펄스열을 상기 제 1 적분기에 그리고 상기 제 2 펄스열을 상기 제 2 적분기에 연결하고, 상기 제 2 시간 윈도우동안 상기 제 1 펄스열을 상기 제 2 적분기에 그리고 제 2 펄스열을 상기 제 1 적분기에 연결하도록 상기 스위치들을 교대로 전환하는 단계를 구비하는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  25. 제20항에 있어서,
    (2.5) 상기 시간 윈도우 각각 동안 상기 펄스열의 소정의 수의 펄스만을 상기 스위치들에 제공하는 단계를 또한 구비하는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  26. 제25항에 있어서, 상기 소정의 수는 2 인 것을 특징으로 하는 로컬 클럭 신호 발생방법.
  27. 제20항에 있어서, 상기 반전 비교 출력 신호가 래치된 후 상기 적분기들을 각 윈도우에서 방전하는 단계를 또한 구비하는 것을 특징으로 하는 로컬 클럭 신호 발생방법.
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