JP2536929B2 - 位相整合回路 - Google Patents
位相整合回路Info
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- JP2536929B2 JP2536929B2 JP1189597A JP18959789A JP2536929B2 JP 2536929 B2 JP2536929 B2 JP 2536929B2 JP 1189597 A JP1189597 A JP 1189597A JP 18959789 A JP18959789 A JP 18959789A JP 2536929 B2 JP2536929 B2 JP 2536929B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/005—Correction by an elastic buffer
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［概要］ 第１クロックに同期し少なくともデータ無効領域を有
する第１データを、第１クロックと同一周波数の第２ク
ロックに同期し第１データと同一内容を第２データに変
換する位相整合回路に関し、 データの無効部分を用いて位相シフト制御を行なえる
ようにして、データのスリップを制御できるようにする
ことを目的とし、 第１データ取込み用入力バッファと、第２データ送出
用出力バッファと、第２クロックが第１クロックに対し
同相か逆相かを判定する位相判定部と、位相判定部の判
定結果に応じ第１データをそのまま又は位相シフトして
出力バッファに印加する位相制御部と、第１データのデ
ータ無効領域を判定するデータ無効領域判定部と、第１
データのデータ無効領域であることが判定されないうち
は、位相制御部での位相シフト制御を禁止し、第１デー
タのデータ無効領域であることが判定されると、位相制
御部での位相シフト制御を許容する位相シフト制御禁止
許容部とをそなえるように構成する。
する第１データを、第１クロックと同一周波数の第２ク
ロックに同期し第１データと同一内容を第２データに変
換する位相整合回路に関し、 データの無効部分を用いて位相シフト制御を行なえる
ようにして、データのスリップを制御できるようにする
ことを目的とし、 第１データ取込み用入力バッファと、第２データ送出
用出力バッファと、第２クロックが第１クロックに対し
同相か逆相かを判定する位相判定部と、位相判定部の判
定結果に応じ第１データをそのまま又は位相シフトして
出力バッファに印加する位相制御部と、第１データのデ
ータ無効領域を判定するデータ無効領域判定部と、第１
データのデータ無効領域であることが判定されないうち
は、位相制御部での位相シフト制御を禁止し、第１デー
タのデータ無効領域であることが判定されると、位相制
御部での位相シフト制御を許容する位相シフト制御禁止
許容部とをそなえるように構成する。
［産業上の利用分野］ 本発明は、第１クロックに同期した第１データを、第
１クロックと同一周波数の第２クロックに同期し第１デ
ータと同一内容の第２データに変換する位相整合回路に
関し、特に有効なデータ領域と無効なデータ領域とを含
む信号を伝送する同期多重伝送方式において、端局中継
器で、受信クロックからシステムクロックへの乗せ替え
を行なう場合などに用いて好適な位相整合回路に関す
る。
１クロックと同一周波数の第２クロックに同期し第１デ
ータと同一内容の第２データに変換する位相整合回路に
関し、特に有効なデータ領域と無効なデータ領域とを含
む信号を伝送する同期多重伝送方式において、端局中継
器で、受信クロックからシステムクロックへの乗せ替え
を行なう場合などに用いて好適な位相整合回路に関す
る。
［従来の技術］ 従来より、上記のような位相整合回路については、種
々の提案がなされているが、一例として、特開昭64−77
241号公報に記載のものである。かかる公報に記載の位
相整合回路では、第６図に示すように、第１データとし
ての入力データD1を第１クロックとしての入力クロック
CK1で取り込む入力バッファ101と、第２データとしての
出力データD2を第２クロックとしての出力クロックCK2
で送出する出力バッファ102と、出力クロックCK2が入力
クロックCK1に対し同相か逆相かを判定する位相判定部1
03と、位相判定部103での判定結果に応じて入力データD
1をそのまま又は位相シフトして出力バッファ102に印加
する位相制御部104とをそなえている。
々の提案がなされているが、一例として、特開昭64−77
241号公報に記載のものである。かかる公報に記載の位
相整合回路では、第６図に示すように、第１データとし
ての入力データD1を第１クロックとしての入力クロック
CK1で取り込む入力バッファ101と、第２データとしての
出力データD2を第２クロックとしての出力クロックCK2
で送出する出力バッファ102と、出力クロックCK2が入力
クロックCK1に対し同相か逆相かを判定する位相判定部1
03と、位相判定部103での判定結果に応じて入力データD
1をそのまま又は位相シフトして出力バッファ102に印加
する位相制御部104とをそなえている。
このような構成により、位相制御部104では、出力ク
ロックCK2が入力クロックCK1に対し同相であると判定さ
れると、入力データD1をそのまま出力バッファ102へ転
送し、出力クロックCK2が入力クロックCK1に対し逆相で
あると判定されると、入力データD1を位相シフトして出
力バッファ102へ転送する。
ロックCK2が入力クロックCK1に対し同相であると判定さ
れると、入力データD1をそのまま出力バッファ102へ転
送し、出力クロックCK2が入力クロックCK1に対し逆相で
あると判定されると、入力データD1を位相シフトして出
力バッファ102へ転送する。
なお、上記の従来回路によるタイミングチャート例を
いくつか示すと、第７〜10図のようになる。
いくつか示すと、第７〜10図のようになる。
ここで、第7,8図に示すものは、位相をシフトさせな
い場合の例で、第9,10図に示すものは、位相をシフト
（反転）させた場合の例である。
い場合の例で、第9,10図に示すものは、位相をシフト
（反転）させた場合の例である。
［発明が解決しようとする課題］ しかしながら、このような従来の位相制御回路では、
位相をシフトさせることにより、第9,10図に示すよう
に、任意にビットスリップが発生すると、このビットス
リップが発生したところが、データ有効領域であった場
合は、有効データが欠落したり増加したりしてしまうと
いう問題点がある。
位相をシフトさせることにより、第9,10図に示すよう
に、任意にビットスリップが発生すると、このビットス
リップが発生したところが、データ有効領域であった場
合は、有効データが欠落したり増加したりしてしまうと
いう問題点がある。
本発明は、このような問題点を解決しようとするもの
で、データの無効部分を用いて位相シフト制御を行なえ
るようにして、データのスリップを制御できるようにし
た、位相整合回路を提供することを目的としている。
で、データの無効部分を用いて位相シフト制御を行なえ
るようにして、データのスリップを制御できるようにし
た、位相整合回路を提供することを目的としている。
［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。
この第１図において、１は少なくともデータ無効領域
を有する第１データD1を第１クロックCK1で取り込む入
力バッファ、２は第２データD2を第２クロックCK2で送
出する出力バッファ、３は第２クロックCK2が第１クロ
ックCK1に対し同相か逆相かを判定する位相判定部、４
は位相判定部３での判定結果に応じて第１データD1をそ
のまま又は位相シフトして出力バッファ２に印加する位
相制御部である。
を有する第１データD1を第１クロックCK1で取り込む入
力バッファ、２は第２データD2を第２クロックCK2で送
出する出力バッファ、３は第２クロックCK2が第１クロ
ックCK1に対し同相か逆相かを判定する位相判定部、４
は位相判定部３での判定結果に応じて第１データD1をそ
のまま又は位相シフトして出力バッファ２に印加する位
相制御部である。
また、５は第１データD1のデータ無効領域を判定する
データ無効領域判定部である。
データ無効領域判定部である。
さらに、６は位相シフト制御禁止許容部で、この位相
シフト制御禁止許容部６は、データ無効領域判定部５で
第１データD1のデータ無効領域であることが判定されな
いうちは、位相制御部４での位相シフト制御を禁止し、
データ無効領域判定部５で第１データD1のデータ無効領
域であることが判定されると、位相制御部４での位相シ
フト制御を許容するもので、第１図中の実線位置に設け
られるほか、鎖線位置（符号６′参照）に設けてもよ
い。
シフト制御禁止許容部６は、データ無効領域判定部５で
第１データD1のデータ無効領域であることが判定されな
いうちは、位相制御部４での位相シフト制御を禁止し、
データ無効領域判定部５で第１データD1のデータ無効領
域であることが判定されると、位相制御部４での位相シ
フト制御を許容するもので、第１図中の実線位置に設け
られるほか、鎖線位置（符号６′参照）に設けてもよ
い。
［作 用］ 上述の本発明の位相整合回路では、位相判定部３での
判定結果に応じて、第１データD1をそのまま又は位相シ
フトして出力バッファ２に印加することが行なわれる
が、位相シフト制御に際しては、データ無効領域判定部
５で第１データD1のデータ無効領域であることが判定さ
れないうちは、位相制御部４での位相シフト制御を禁止
し、データ無効領域判定部５で第１データD1のデータ無
効領域であることが判定されると、位相制御部４での位
相シフト制御を許容することが行なわれる。
判定結果に応じて、第１データD1をそのまま又は位相シ
フトして出力バッファ２に印加することが行なわれる
が、位相シフト制御に際しては、データ無効領域判定部
５で第１データD1のデータ無効領域であることが判定さ
れないうちは、位相制御部４での位相シフト制御を禁止
し、データ無効領域判定部５で第１データD1のデータ無
効領域であることが判定されると、位相制御部４での位
相シフト制御を許容することが行なわれる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
（ａ）第１実施例の説明 第２図は本発明の第１実施例を示すブロック図である
が、この第２図における位相整合回路は、例えば端局中
継器内に設置されるものである。
が、この第２図における位相整合回路は、例えば端局中
継器内に設置されるものである。
この位相整合回路は、入力バッファ1,出力バッファ2,
位相判定部3,位相制御部4,データ無効領域判定部５およ
び位相シフト制御禁止許容部６をそなえて構成されてい
る。
位相判定部3,位相制御部4,データ無効領域判定部５およ
び位相シフト制御禁止許容部６をそなえて構成されてい
る。
ここで、入力バッファ１は、第１データとしての入力
データD1（このデータはデータ有効領域及びデータ無効
領域を有する）を第１クロックとしての入力クロックCK
1で取り込むもので、Ｄフリップフロップで構成されて
いる。
データD1（このデータはデータ有効領域及びデータ無効
領域を有する）を第１クロックとしての入力クロックCK
1で取り込むもので、Ｄフリップフロップで構成されて
いる。
出力バッファ２は、第２データとしての出力データD2
を第２クロックとしての出力クロックCK2で送出するも
ので、入力バッファ１と同じくＤフリップフロップで構
成されている。
を第２クロックとしての出力クロックCK2で送出するも
ので、入力バッファ１と同じくＤフリップフロップで構
成されている。
なお、出力データD2は入力データD1と同一内容のデー
タで、出力クロックCK2は入力クロックCK1と同一周波数
である。
タで、出力クロックCK2は入力クロックCK1と同一周波数
である。
位相判定部３は、出力クロックCK2が入力クロックCK1
に対し同相か逆相かを判定するもので、Ｄフリップフロ
ップで構成されていて、このＤフリップフロップのデー
タ入力部（Ｄ入力部）に入力クロックCK1が入力される
とともに、クロック入力部（Ｃ入力部）に出力クロック
CK2が入力されるようになっている。従って、このＤフ
リップフロップのＱ出力は、同一周波数の入力クロック
CK1と出力クロックCK2とが同相の場合に「１」となり、
逆相の場合に「０」となる。
に対し同相か逆相かを判定するもので、Ｄフリップフロ
ップで構成されていて、このＤフリップフロップのデー
タ入力部（Ｄ入力部）に入力クロックCK1が入力される
とともに、クロック入力部（Ｃ入力部）に出力クロック
CK2が入力されるようになっている。従って、このＤフ
リップフロップのＱ出力は、同一周波数の入力クロック
CK1と出力クロックCK2とが同相の場合に「１」となり、
逆相の場合に「０」となる。
位相制御部４は、位相判定部３での判定結果に応じて
入力データD1をそのまま又は位相シフトして出力バッフ
ァ２に印加するもので、このために、中間バッファ41と
位相反転正転部42とを有している。
入力データD1をそのまま又は位相シフトして出力バッフ
ァ２に印加するもので、このために、中間バッファ41と
位相反転正転部42とを有している。
中間バッファ41は、入力バッファ１からの出力データ
を受けるとともにその出力データを出力バッファ２へ印
加するもので、入力バッファ1,出力バッファ２と同様、
Ｄフリップフロップが使用される。
を受けるとともにその出力データを出力バッファ２へ印
加するもので、入力バッファ1,出力バッファ２と同様、
Ｄフリップフロップが使用される。
位相反転正転部42は、位相判定部３で入力クロックCK
1と出力クロックCK2とが同相であると判定された場合
に、中間バッファ41から入力データD1をそのまま出力バ
ッファ２へ印加するよう制御するとともに、位相判定部
３で入力クロックCK1と出力クロックCK2とが逆相である
と判定された場合に、中間バッファ41から入力データD1
を位相シフト（反転）して出力バッファ２に印加するよ
う制御するもので、この位相反転正転部42としては、排
他的論理和ゲート（EORゲート）が使用される。
1と出力クロックCK2とが同相であると判定された場合
に、中間バッファ41から入力データD1をそのまま出力バ
ッファ２へ印加するよう制御するとともに、位相判定部
３で入力クロックCK1と出力クロックCK2とが逆相である
と判定された場合に、中間バッファ41から入力データD1
を位相シフト（反転）して出力バッファ２に印加するよ
う制御するもので、この位相反転正転部42としては、排
他的論理和ゲート（EORゲート）が使用される。
ところで、データ無効領域判定部５は、入力データD1
中の識別データ（この識別データは例えばデータ有効領
域のときは「１」、データ無効領域のときは「０」とな
る２値データである）からデータ無効領域を判定するも
ので、やはりＤフリップフロップが使用される。ここ
で、データ無効領域判定部５を構成するＤフリップフロ
ップは、そのＤ入力部に識別データを受けるとともに、
そのＣ入力部に入力クロックCK1を受けるようになって
いる。
中の識別データ（この識別データは例えばデータ有効領
域のときは「１」、データ無効領域のときは「０」とな
る２値データである）からデータ無効領域を判定するも
ので、やはりＤフリップフロップが使用される。ここ
で、データ無効領域判定部５を構成するＤフリップフロ
ップは、そのＤ入力部に識別データを受けるとともに、
そのＣ入力部に入力クロックCK1を受けるようになって
いる。
さらに、位相シフト制御禁止許容部６は、データ無効
領域判定部５で入力データD1のデータ無効領域であるこ
とが判定されないうちは、位相制御部４での位相シフト
制御を禁止し、データ無効領域判定部５で第１データD1
のデータ無効領域であることが判定されると、位相制御
部４での位相シフト制御を許容するもので、この位相シ
フト制御禁止許容部６としても、Ｄフリップフロップが
使用される。そして、位相シフト制御禁止許容部６を構
成するＤフリップフロップのＤ入力部に、位相判定部３
からの判定出力が入力され、そのＣ入力部にデータ無効
領域判定部５からの判定出力が入力されるようになって
いる。
領域判定部５で入力データD1のデータ無効領域であるこ
とが判定されないうちは、位相制御部４での位相シフト
制御を禁止し、データ無効領域判定部５で第１データD1
のデータ無効領域であることが判定されると、位相制御
部４での位相シフト制御を許容するもので、この位相シ
フト制御禁止許容部６としても、Ｄフリップフロップが
使用される。そして、位相シフト制御禁止許容部６を構
成するＤフリップフロップのＤ入力部に、位相判定部３
からの判定出力が入力され、そのＣ入力部にデータ無効
領域判定部５からの判定出力が入力されるようになって
いる。
このような構成の位相シフト制御禁止許容部６では、
データ無効領域判定部５でデータ無効領域であることが
検出されるまで、位相判定部３が以前に判定した結果を
保持して、その保持データを位相制御部４のEORゲート4
2に印加するようになっている。そして、データ無効領
域判定部５でデータ無効領域であることが検出される
と、その時の位相判定部３からの判定出力をラッチして
保持するようになっている。つまり、位相シフト制御禁
止許容部６は、位相判定部３と位相制御部４との間に挿
入されてデータ無効領域が検出されるまでは保持データ
を変更しないラッチの機能を果たしている。
データ無効領域判定部５でデータ無効領域であることが
検出されるまで、位相判定部３が以前に判定した結果を
保持して、その保持データを位相制御部４のEORゲート4
2に印加するようになっている。そして、データ無効領
域判定部５でデータ無効領域であることが検出される
と、その時の位相判定部３からの判定出力をラッチして
保持するようになっている。つまり、位相シフト制御禁
止許容部６は、位相判定部３と位相制御部４との間に挿
入されてデータ無効領域が検出されるまでは保持データ
を変更しないラッチの機能を果たしている。
上述の構成により、位相判定部３での判定結果に応じ
て、入力データD1をそのまま又は位相シフトして出力バ
ッファ２に印加することが行なわれるが、位相シフト制
御に際しては、データ無効領域判定部５で入力データD1
のデータ無効領域であることが判定されないうちは、位
相判定部３での以前の判定結果を保持することにより、
位相制御部４での位相シフト制御を禁止し、データ無効
領域判定部５で入力データD1のデータ無効領域であるこ
とが判定されると、位相判定部３から現在の判定結果を
ラッチすることにより、位相制御部４での位相シフト制
御を許容することが行なわれる。
て、入力データD1をそのまま又は位相シフトして出力バ
ッファ２に印加することが行なわれるが、位相シフト制
御に際しては、データ無効領域判定部５で入力データD1
のデータ無効領域であることが判定されないうちは、位
相判定部３での以前の判定結果を保持することにより、
位相制御部４での位相シフト制御を禁止し、データ無効
領域判定部５で入力データD1のデータ無効領域であるこ
とが判定されると、位相判定部３から現在の判定結果を
ラッチすることにより、位相制御部４での位相シフト制
御を許容することが行なわれる。
今、第3,4図において、データ「２」が無効データで
あるとすると、位相制御部４での位相シフト制御は第3,
4図のようにデータ無効部分でのみ許容される。その結
果、出力バッファ２の出力において、データ「２」の部
分が２回発生したり（第３図参照）、データ「２」の部
分が消滅したり（第４図参照）する。しかし、データ
「２」はデータとして無効であるため、実質的なデータ
（有効データ）に対しては、スリップを起こさないこと
になり、これにより有効データの欠落，増加を招くこと
がない。
あるとすると、位相制御部４での位相シフト制御は第3,
4図のようにデータ無効部分でのみ許容される。その結
果、出力バッファ２の出力において、データ「２」の部
分が２回発生したり（第３図参照）、データ「２」の部
分が消滅したり（第４図参照）する。しかし、データ
「２」はデータとして無効であるため、実質的なデータ
（有効データ）に対しては、スリップを起こさないこと
になり、これにより有効データの欠落，増加を招くこと
がない。
なお、同期多重伝送方式においては、無効データは有
効データの1/30程度の割合で発生する。
効データの1/30程度の割合で発生する。
（ｂ）第２実施例の説明 この第２実施例にかかる位相整合回路は、第５図に示
すような構成になっている。即ち、この第２実施例の位
相整合回路も、例えば端局中継器内に設置され、入力バ
ッファ1,出力バッファ2,位相判定部3,位相制御部4,デー
タ無効領域判定部５および位相シフト制御禁止許容部
６′をそなえて構成されているが、この第２実施例で
は、位相シフト制御禁止許容部６′が、前述の第１実施
例のものと異なる。
すような構成になっている。即ち、この第２実施例の位
相整合回路も、例えば端局中継器内に設置され、入力バ
ッファ1,出力バッファ2,位相判定部3,位相制御部4,デー
タ無効領域判定部５および位相シフト制御禁止許容部
６′をそなえて構成されているが、この第２実施例で
は、位相シフト制御禁止許容部６′が、前述の第１実施
例のものと異なる。
即ち、この位相シフト制御禁止許容部６′は、位相判
定部３のＣ入力部へのクロック供給を制御するゲート回
路として構成されており、例えば、NORゲートが使用さ
れる。そして、位相シフト制御禁止許容部６′を構成す
るゲート回路へは、データ無効領域判定部５からの判定
結果と入力クロックCK1が入力され、データ無効領域判
定部５でデータ無効領域が検出されたときのみ、入力ク
ロックCK1が位相判定部３へ供給されるようになってい
る。
定部３のＣ入力部へのクロック供給を制御するゲート回
路として構成されており、例えば、NORゲートが使用さ
れる。そして、位相シフト制御禁止許容部６′を構成す
るゲート回路へは、データ無効領域判定部５からの判定
結果と入力クロックCK1が入力され、データ無効領域判
定部５でデータ無効領域が検出されたときのみ、入力ク
ロックCK1が位相判定部３へ供給されるようになってい
る。
従って、このようにしてもデータ無効領域判定部５で
入力データD1のデータ無効領域であることが判定されな
いうちは、位相制御部４での位相シフト制御が禁止さ
れ、データ無効領域判定部５で入力データD1のデータ無
効領域であることが判定されると、位相制御部４での位
相シフト制御が許容されるようにできるので、前述の第
１実施例とほぼ同様の効果ないし利点が得られるもので
ある。
入力データD1のデータ無効領域であることが判定されな
いうちは、位相制御部４での位相シフト制御が禁止さ
れ、データ無効領域判定部５で入力データD1のデータ無
効領域であることが判定されると、位相制御部４での位
相シフト制御が許容されるようにできるので、前述の第
１実施例とほぼ同様の効果ないし利点が得られるもので
ある。
［発明の効果］ 以上記述したように、本発明の位相整合回路によれ
ば、データの無効部分を用いて位相シフト制御を行なう
ように構成されているので、データのスリップがデータ
の有効部分では起きないようにすることができ、これに
より有効データの欠落，増加をなくして、データエラー
の少ないクロック乗せ替えを実現できる利点がある。
ば、データの無効部分を用いて位相シフト制御を行なう
ように構成されているので、データのスリップがデータ
の有効部分では起きないようにすることができ、これに
より有効データの欠落，増加をなくして、データエラー
の少ないクロック乗せ替えを実現できる利点がある。
第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例を示すブロック図、 第3,4図はそれぞれ本装置のタイミングチャート、 第５図は本発明の第２実施例を示すブロック図、 第６図は従来例を示すブロック図、 第７〜10図はそれぞれ従来例のタイミングチャートであ
る。 図において、 １は入力バッファ、 ２は出力バッファ、 ３は位相判定部、 ４は位相制御部、 ５はデータ無効領域判定部、 6,6′は位相シフト制御禁止許容部、 41は中間バッファ、 42はEORゲートである。
る。 図において、 １は入力バッファ、 ２は出力バッファ、 ３は位相判定部、 ４は位相制御部、 ５はデータ無効領域判定部、 6,6′は位相シフト制御禁止許容部、 41は中間バッファ、 42はEORゲートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 脇坂 孝明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−120744（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１クロック（CK1）に同期し少なくとも
データ無効領域を有する第１データ（D1）を、該第１ク
ロック（CK1）と同一周波数の第２クロック（CK2）に同
期し該第１データ（D1）と同一内容の第２データ（D2）
に変換する位相整合回路において、 該第１データ（D1）を該第１クロック（CK1）で取り込
む入力バッファ（１）と、 該第２データ（D2）を該第２クロック（CK2）で送出す
る出力バッファ（２）と、 該第２クロック（CK2）が該第１クロック（CK1）に対し
同相か逆相かを判定する位相判定部（３）と、 該位相判定部（３）での判定結果に応じて該第１データ
（D1）をそのまま又は位相シフトして該出力バッファ
（２）に印加する位相制御部（４）とをそなえ、 該第１データ（D1）の該データ無効領域を判定するデー
タ無効領域判定部（５）と、 該データ無効領域判定部（５）で該第１データ（D1）の
データ無効領域であることが判定されないうちは、該位
相制御部（４）での位相シフト制御を禁止し、該データ
無効領域判定部（５）で該第１データ（D1）のデータ無
効領域であることが判定されると、該位相制御部（４）
での位相シフト制御を許容する位相シフト制御禁止許容
部（6,6′）とが設けられていることを 特徴とする、位相整合回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189597A JP2536929B2 (ja) | 1989-07-21 | 1989-07-21 | 位相整合回路 |
| DE69022652T DE69022652T2 (de) | 1989-07-21 | 1990-07-19 | Schaltung zur Phasenanpassung. |
| US07/554,361 US5099477A (en) | 1989-07-21 | 1990-07-19 | Phase matching circuit |
| EP90113855A EP0409230B1 (en) | 1989-07-21 | 1990-07-19 | Phase matching circuit |
| CA002021688A CA2021688C (en) | 1989-07-21 | 1990-07-20 | Phase matching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189597A JP2536929B2 (ja) | 1989-07-21 | 1989-07-21 | 位相整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353729A JPH0353729A (ja) | 1991-03-07 |
| JP2536929B2 true JP2536929B2 (ja) | 1996-09-25 |
Family
ID=16243982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189597A Expired - Fee Related JP2536929B2 (ja) | 1989-07-21 | 1989-07-21 | 位相整合回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5099477A (ja) |
| EP (1) | EP0409230B1 (ja) |
| JP (1) | JP2536929B2 (ja) |
| CA (1) | CA2021688C (ja) |
| DE (1) | DE69022652T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237554A (en) * | 1989-12-27 | 1993-08-17 | Sony Corporation | Apparatus for generating clock signals for data reproduction |
| ATE150240T1 (de) * | 1990-12-18 | 1997-03-15 | Alcatel Bell Nv | Synchronisationsschaltung |
| US5341403A (en) * | 1992-01-27 | 1994-08-23 | Analog Devices, Incorporated | Means to avoid data distortion in clock-synchronized signal sampling |
| JP2770656B2 (ja) * | 1992-05-11 | 1998-07-02 | ヤマハ株式会社 | 集積回路装置 |
| US5448715A (en) * | 1992-07-29 | 1995-09-05 | Hewlett-Packard Company | Dual clock domain interface between CPU and memory bus |
| EP0590212A1 (en) * | 1992-09-30 | 1994-04-06 | International Business Machines Corporation | Synchronization apparatus for a synchronous data communication system |
| US5329529A (en) * | 1993-04-02 | 1994-07-12 | Thomson Consumer Electronics, Inc. | Digital data arbitration apparatus |
| US5367534A (en) * | 1993-06-16 | 1994-11-22 | Universal Data Systems, Inc. | Synchronous flow control method |
| US5442658A (en) * | 1993-09-07 | 1995-08-15 | International Business Machines Corporation | Synchronization apparatus for a synchronous data processing system |
| US5402453A (en) * | 1994-01-21 | 1995-03-28 | Panasonic Technologies, Inc. | Apparatus and method for reliably clocking a signal with arbitrary phase |
| US5646564A (en) * | 1994-09-02 | 1997-07-08 | Xilinx, Inc. | Phase-locked delay loop for clock correction |
| US5815016A (en) * | 1994-09-02 | 1998-09-29 | Xilinx, Inc. | Phase-locked delay loop for clock correction |
| JPH0877103A (ja) * | 1994-09-07 | 1996-03-22 | Hitachi Ltd | バス同期化方式及びこれを用いた装置，システム |
| JP3311517B2 (ja) * | 1994-10-20 | 2002-08-05 | 富士通株式会社 | 位相比較型ビット同期確立回路 |
| FR2731309A1 (fr) * | 1995-03-01 | 1996-09-06 | Trt Telecom Radio Electr | Systeme de controle d'une chaine de transmission |
| WO1997006491A1 (en) * | 1995-08-10 | 1997-02-20 | International Business Machines Corporation | Synchronizing logic avoiding metastability |
| US5578946A (en) * | 1995-10-06 | 1996-11-26 | Xilinx, Inc. | Input synchronization mechanism for inside/outside clock |
| GB9720811D0 (en) * | 1997-09-30 | 1997-12-03 | Sgs Thomson Microelectronics | Dual port buffer |
| US6128319A (en) * | 1997-11-24 | 2000-10-03 | Network Excellence For Enterprises Corp. | Hybrid interface for packet data switching |
| JP3671782B2 (ja) * | 1999-12-10 | 2005-07-13 | 富士通株式会社 | 信号位相調整回路 |
| US6806755B1 (en) * | 2001-04-23 | 2004-10-19 | Quantum 3D | Technique for glitchless switching of asynchronous clocks |
| GB2387516B (en) * | 2002-04-11 | 2005-03-09 | Cambridge Broadband Ltd | Communication system |
| DE602005020822D1 (de) * | 2005-12-16 | 2010-06-02 | St Microelectronics Res & Dev | Isochrone Synchronisierungseinrichtung |
| JP5322946B2 (ja) * | 2006-12-04 | 2013-10-23 | コンパニー ゼネラール デ エタブリッスマン ミシュラン | 複数の遠隔測定システムのためのバックドア式データ同期 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1108349B (it) * | 1978-04-04 | 1985-12-09 | Cselt Centro Studi Lab Telecom | Procedimento e dispositivo di sincronizzazione per trasmissione numeriche via satellite |
| JPS5625849A (en) * | 1979-08-10 | 1981-03-12 | Hitachi Ltd | Coding system |
| NL183214C (nl) * | 1980-01-31 | 1988-08-16 | Philips Nv | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
| FR2482806A1 (fr) * | 1980-05-19 | 1981-11-20 | France Etat | Procede et dispositif de synchronisation de signal numerique |
| EP0153107A3 (en) * | 1984-02-10 | 1987-02-04 | Prime Computer, Inc. | Clock recovery apparatus and method for a ring-type data communications network |
| JPS62120744A (ja) * | 1985-11-20 | 1987-06-02 | Fujitsu Ltd | Ｐｃｍ伝送符号化方式 |
| US4782499A (en) * | 1986-09-29 | 1988-11-01 | Rockwell International Corporation | Automatic alignment of a synchronous data system using a local reference clock and external clock with an unknown delay between the two clocks |
| US4806934A (en) * | 1987-04-20 | 1989-02-21 | Raytheon Company | Tracking circuit for following objects through antenna nulls |
| DE3874458D1 (de) * | 1987-08-06 | 1992-10-15 | Landis & Gyr Betriebs Ag | Anordnung zur umwandlung eines elektrischen mehrphasensignals in eine frequenz. |
-
1989
- 1989-07-21 JP JP1189597A patent/JP2536929B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-19 DE DE69022652T patent/DE69022652T2/de not_active Expired - Fee Related
- 1990-07-19 EP EP90113855A patent/EP0409230B1/en not_active Expired - Lifetime
- 1990-07-19 US US07/554,361 patent/US5099477A/en not_active Expired - Lifetime
- 1990-07-20 CA CA002021688A patent/CA2021688C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353729A (ja) | 1991-03-07 |
| EP0409230A2 (en) | 1991-01-23 |
| US5099477A (en) | 1992-03-24 |
| CA2021688C (en) | 1993-11-02 |
| EP0409230B1 (en) | 1995-09-27 |
| DE69022652T2 (de) | 1996-03-21 |
| EP0409230A3 (en) | 1991-10-30 |
| CA2021688A1 (en) | 1991-01-22 |
| DE69022652D1 (de) | 1995-11-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |