JPH03192853A - 通信インターフエイス - Google Patents
通信インターフエイスInfo
- Publication number
- JPH03192853A JPH03192853A JP1318989A JP31898989A JPH03192853A JP H03192853 A JPH03192853 A JP H03192853A JP 1318989 A JP1318989 A JP 1318989A JP 31898989 A JP31898989 A JP 31898989A JP H03192853 A JPH03192853 A JP H03192853A
- Authority
- JP
- Japan
- Prior art keywords
- start bit
- bit detection
- reception
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 44
- 230000005540 biological transmission Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２ｖＡ式伝送において、逆接続しても正常な
通信を可能とする通信インターフェイスに関するもので
ある。
通信を可能とする通信インターフェイスに関するもので
ある。
［従来の技術〕
最近、建物、ビルディング、プラント等の各種システム
において、第３図に示すように、親局１より伸びた２線
式の伝送線Ｌ＋、Ｌｚに通信インターフェイス２を接続
し、通信インターフェイス２にて、伝送線Ｌｌ、Ｌｍを
介して親局ｌよりマンチェスターコードにて供与される
受信々号を、その受信々号に対して所定のロックタイミ
ングで発生する受信クロックを再生することにより、そ
の受信クロックの例えば立ち上がり工・７ジ毎に読み取
ってコード化し、この読み取った受信コードに基づき各
種の制御を行なうようにしたものがある。
において、第３図に示すように、親局１より伸びた２線
式の伝送線Ｌ＋、Ｌｚに通信インターフェイス２を接続
し、通信インターフェイス２にて、伝送線Ｌｌ、Ｌｍを
介して親局ｌよりマンチェスターコードにて供与される
受信々号を、その受信々号に対して所定のロックタイミ
ングで発生する受信クロックを再生することにより、そ
の受信クロックの例えば立ち上がり工・７ジ毎に読み取
ってコード化し、この読み取った受信コードに基づき各
種の制御を行なうようにしたものがある。
しかしながら、上述した従来の通信インターフェイスに
よると、伝送線り、、Ｌ、に対して図示点線で示す如く
通信インターフェイス２を逆接続した場合、受信４号の
ｒＬＪ、ｒＨＪレベルが反転してしまうので、正しい受
信コードを得ることができないという問題があった。
よると、伝送線り、、Ｌ、に対して図示点線で示す如く
通信インターフェイス２を逆接続した場合、受信４号の
ｒＬＪ、ｒＨＪレベルが反転してしまうので、正しい受
信コードを得ることができないという問題があった。
すなわち、２線式の伝送線に対する通信インターフェイ
スの接続工事の煩雑さを解消するためには、その極性に
関係なく接続してもよいことが望ましく、すなわち逆接
続しても正常な通信を行い得ることが望ましく、従来の
通信インターフェイスではこのような逆接続ができない
点で、接続工事が煩雑となるものであった。
スの接続工事の煩雑さを解消するためには、その極性に
関係なく接続してもよいことが望ましく、すなわち逆接
続しても正常な通信を行い得ることが望ましく、従来の
通信インターフェイスではこのような逆接続ができない
点で、接続工事が煩雑となるものであった。
本発明はこのような課題を解決するためになされたもの
で、２線式の伝送線を介して供与される受信４号を入力
としその受信４号に対して所定のロックタイミングで発
生する受信クロックを再生する受信クロック再生手段と
、受信４号を入力としその受信４号の上記伝送線に対す
る正接続時において規定されるスタートビットを検出す
る第１のスタートビット検出手段と、受信４号を入力と
しその受信４号の上記伝送線に対する逆接続時において
規定されるスタートビットを検出する第２のスタートビ
ット検出手段とを設け、第２のスタートビット検出手段
によりスタートビットが検出された場合、以降の受信４
号を反転出力して受信データとすると共に、以降の受信
クロックの位相を１８０’ずらすようにしたものである
。
で、２線式の伝送線を介して供与される受信４号を入力
としその受信４号に対して所定のロックタイミングで発
生する受信クロックを再生する受信クロック再生手段と
、受信４号を入力としその受信４号の上記伝送線に対す
る正接続時において規定されるスタートビットを検出す
る第１のスタートビット検出手段と、受信４号を入力と
しその受信４号の上記伝送線に対する逆接続時において
規定されるスタートビットを検出する第２のスタートビ
ット検出手段とを設け、第２のスタートビット検出手段
によりスタートビットが検出された場合、以降の受信４
号を反転出力して受信データとすると共に、以降の受信
クロックの位相を１８０’ずらすようにしたものである
。
したがってこの発明によれば、スタートビットの検出後
において、正接続時の受信データと逆接続時の受信デー
タとが合致するものとなり、かつ正接続時の受信データ
に対する受信クロックの発生タイミングと逆接続時の受
信データに対する受信クロックの発生タイミングとが合
致するものとなる。
において、正接続時の受信データと逆接続時の受信デー
タとが合致するものとなり、かつ正接続時の受信データ
に対する受信クロックの発生タイミングと逆接続時の受
信データに対する受信クロックの発生タイミングとが合
致するものとなる。
以下、本発明に係る通信インターフェイスを詳細に説明
する。
する。
第１図はこの通信インターフェイスにおいてその要部を
なす無極性通信回路の一実施例を示すブロック回路構成
図である。同図において、１１は入力端子１０−１に供
与される親局からの受信４号を入力としその受信４号に
対して所定のロックタイミングで発生する受信クロック
を再生するＤＰＬＬ（ディジタル・フェーズ・ロック・
ループ）、１２はＤＰＬＬＩＩの再生する受信クロック
および入力端子１０−１に供与される親局からの受信４
号を入力とし、その受信４号の伝送線に対する正接続時
において規定されるスタートビットを検出する第１のス
タートビット検出回路、１３はＤＰＬＬＩＩの再生する
受信クロックおよび入力端子１０−１に供与される親局
からの受信４号を入力とし、その受信４号の伝送線に対
する逆接続時において規定されるスタートビットを検出
する第２のスタートビット検出回路、１４は入力端子１
０−１に供与される親局からの受信４号を入力とし第２
のスタートビット検出回路１３の送出するスタートビッ
ト検出信号に促されて以降の受信４号を反転出力する反
転回路、１１−１は第２のスタートビット検出回路１３
の送出するスタートビット検出々号に促されてＤＰＬＬ
ＩＩの再生する以降の受信クロックの位相を１８０°ず
らす位相調整回路であり、反転回路１４を通過する受信
４号は受信データとして出力端子１０−２に出現し、Ｄ
ＰＬＬｌｌの再生する受信クロックは出力端子１０−３
に出現し、第１のスタートビット検出回路１２および第
２のスタートビット検出回路１３の送出するスタートビ
ット検出信号は、オアゲート１５を介して出力端子１０
−４に出現するものとして構成されている。
なす無極性通信回路の一実施例を示すブロック回路構成
図である。同図において、１１は入力端子１０−１に供
与される親局からの受信４号を入力としその受信４号に
対して所定のロックタイミングで発生する受信クロック
を再生するＤＰＬＬ（ディジタル・フェーズ・ロック・
ループ）、１２はＤＰＬＬＩＩの再生する受信クロック
および入力端子１０−１に供与される親局からの受信４
号を入力とし、その受信４号の伝送線に対する正接続時
において規定されるスタートビットを検出する第１のス
タートビット検出回路、１３はＤＰＬＬＩＩの再生する
受信クロックおよび入力端子１０−１に供与される親局
からの受信４号を入力とし、その受信４号の伝送線に対
する逆接続時において規定されるスタートビットを検出
する第２のスタートビット検出回路、１４は入力端子１
０−１に供与される親局からの受信４号を入力とし第２
のスタートビット検出回路１３の送出するスタートビッ
ト検出信号に促されて以降の受信４号を反転出力する反
転回路、１１−１は第２のスタートビット検出回路１３
の送出するスタートビット検出々号に促されてＤＰＬＬ
ＩＩの再生する以降の受信クロックの位相を１８０°ず
らす位相調整回路であり、反転回路１４を通過する受信
４号は受信データとして出力端子１０−２に出現し、Ｄ
ＰＬＬｌｌの再生する受信クロックは出力端子１０−３
に出現し、第１のスタートビット検出回路１２および第
２のスタートビット検出回路１３の送出するスタートビ
ット検出信号は、オアゲート１５を介して出力端子１０
−４に出現するものとして構成されている。
次に、このように構成された無極性通信回路１０の動作
について、第２図のタイムチャートを参照しながら説明
する。
について、第２図のタイムチャートを参照しながら説明
する。
例えば、今、第３図に示すように、この無極性通信回路
１０を備えた通信インターフェイス２゜が、伝送！Ｌ＋
、Ｌｘに対して正接続されているものとする。このと
き、伝送線り、、Ｌ、を介しマンチェスターコードにて
親局１より第２図（ａ）に示すような受信々号が入力端
子１０−１へ供与されるものとすると、この受信々号に
対し所定のロックタイミングで発生する受信クロックが
、ＤＰＬＬｌｌにて同図（ｂ）に示すように再生される
。この再生された受信クロックは出力端子１０−３に出
現すると共に、第１のスタートビット検出回路１２およ
び第２のスタートビット検出回路１３へ供与される。第
１のスタートビット検出回路１２および第２のスタート
ビット検出回路１３では、入力される受信クロックの立
ち上がりエツジ毎に、入力端子１０−１を介して供与さ
れる受信々号の「ＬＪ、ｒＨＪレベルを調べる。この場
合、通信インターフェイス２°が伝送線Ｌ＋、Ｌｘに対
して正接続されていることから、その受信々号の供与領
域■にて、第１のスタートビット検出回路１２が規定の
スタートビットを検出する。すなわち、第１のスタート
ビット検出回路１２が第２図（ｆ）に示ｔ ｔ ｒ 点
にてｒＨＪレベルのスタートビット１１信号を送出し、
このスタートビット検出信号がオアゲート１５を介して
出力端子１０−４に出現するものとなる。一方、入力端
子１０−１に供与された受信々号は反転回路１４へ与え
られるが、この場合、第２のスタートビット検出回路１
３からはスタートビット検出信号が送出されないので、
供与された受信々号は反転回路１４にて反転されること
なく通過し、受信データとして出力端子１０−２に出現
する。
１０を備えた通信インターフェイス２゜が、伝送！Ｌ＋
、Ｌｘに対して正接続されているものとする。このと
き、伝送線り、、Ｌ、を介しマンチェスターコードにて
親局１より第２図（ａ）に示すような受信々号が入力端
子１０−１へ供与されるものとすると、この受信々号に
対し所定のロックタイミングで発生する受信クロックが
、ＤＰＬＬｌｌにて同図（ｂ）に示すように再生される
。この再生された受信クロックは出力端子１０−３に出
現すると共に、第１のスタートビット検出回路１２およ
び第２のスタートビット検出回路１３へ供与される。第
１のスタートビット検出回路１２および第２のスタート
ビット検出回路１３では、入力される受信クロックの立
ち上がりエツジ毎に、入力端子１０−１を介して供与さ
れる受信々号の「ＬＪ、ｒＨＪレベルを調べる。この場
合、通信インターフェイス２°が伝送線Ｌ＋、Ｌｘに対
して正接続されていることから、その受信々号の供与領
域■にて、第１のスタートビット検出回路１２が規定の
スタートビットを検出する。すなわち、第１のスタート
ビット検出回路１２が第２図（ｆ）に示ｔ ｔ ｒ 点
にてｒＨＪレベルのスタートビット１１信号を送出し、
このスタートビット検出信号がオアゲート１５を介して
出力端子１０−４に出現するものとなる。一方、入力端
子１０−１に供与された受信々号は反転回路１４へ与え
られるが、この場合、第２のスタートビット検出回路１
３からはスタートビット検出信号が送出されないので、
供与された受信々号は反転回路１４にて反転されること
なく通過し、受信データとして出力端子１０−２に出現
する。
これに対し、通信インターフェイス２°が伝送線り、、
Ｌ、に対して逆接続されたとすると、親局１より供与さ
れる受信々号は正接続時の場合に対し反転した信号、す
なわち第２図（Ｃ）に示すような信号として入力端子１
０−１へ与えられる。そして、この供与される受信々号
に対し所定のロックタイミングで発生する受信クロック
が、ＤＰＬＬｌｌにて同図（ｄ）に示すように再生され
る。この再生された受信クロックは出力端子１０−３に
出現すると共に、第１のスタートビット検出回路１２お
よび第２のスタートビット検出回路１３へ供与される。
Ｌ、に対して逆接続されたとすると、親局１より供与さ
れる受信々号は正接続時の場合に対し反転した信号、す
なわち第２図（Ｃ）に示すような信号として入力端子１
０−１へ与えられる。そして、この供与される受信々号
に対し所定のロックタイミングで発生する受信クロック
が、ＤＰＬＬｌｌにて同図（ｄ）に示すように再生され
る。この再生された受信クロックは出力端子１０−３に
出現すると共に、第１のスタートビット検出回路１２お
よび第２のスタートビット検出回路１３へ供与される。
第１のスタートビット検出回路１２および第２のスター
トビット検出回路１３では、入力される受信クロックの
立ち上がりエツジ毎に、入力端子１０−１を介して供与
される受信々号の「Ｌ」。
トビット検出回路１３では、入力される受信クロックの
立ち上がりエツジ毎に、入力端子１０−１を介して供与
される受信々号の「Ｌ」。
ｒＨＪレベルを調べる。この場合、通信インターフェイ
ス２゛が伝送線Ｌ１．Ｌ２に対して逆接続されているこ
とから、その受信々号の供与領域■にて、第２のスター
トビット検出回路１３が規定のスタートビットを検出す
る。すなわち、第２のスタートビット検出回路１３が第
２図（ａに示す１゜点にてｒＨＪレベルのスタートビッ
ト検出信号を送出し、このスタートビット検出信号が、
オアゲート１５を介して出力端子１ｏ−４に出現すると
共に、反転回路１４およびＤＰＬＬＩＩにおける位相調
整回路１１−１へ供与されるものとなる。そして、反転
回路１４は第２のスタートビット検出回路１３の送出す
るスタートビット検出信号に促されて、以降の受信々号
を第２図（ｅ）に示す如く反転出力し、出力端子１０−
２に生ずる受信データとする。また、位相調整回路１１
−１は第２のスタートビット検出回路１３の送出するス
タートピント検出信号に促されて、ＤＰＬＬＩＩの再生
する以降の受信クロックの位相を第２図（ｄｌに示す如
＜１８０″ずらす。
ス２゛が伝送線Ｌ１．Ｌ２に対して逆接続されているこ
とから、その受信々号の供与領域■にて、第２のスター
トビット検出回路１３が規定のスタートビットを検出す
る。すなわち、第２のスタートビット検出回路１３が第
２図（ａに示す１゜点にてｒＨＪレベルのスタートビッ
ト検出信号を送出し、このスタートビット検出信号が、
オアゲート１５を介して出力端子１ｏ−４に出現すると
共に、反転回路１４およびＤＰＬＬＩＩにおける位相調
整回路１１−１へ供与されるものとなる。そして、反転
回路１４は第２のスタートビット検出回路１３の送出す
るスタートビット検出信号に促されて、以降の受信々号
を第２図（ｅ）に示す如く反転出力し、出力端子１０−
２に生ずる受信データとする。また、位相調整回路１１
−１は第２のスタートビット検出回路１３の送出するス
タートピント検出信号に促されて、ＤＰＬＬＩＩの再生
する以降の受信クロックの位相を第２図（ｄｌに示す如
＜１８０″ずらす。
ここで、そのスタートビットの検出後において、正接続
時の受信データと逆接続時の受信データとを比較してみ
るに、その受信データは両者とも合致している。また、
そのスタートビットの検出後において、正接続時の受信
データに対する受信クロックの発生タイミングと、逆接
続時の受信データに対する受信クロックの発生タイミン
グとを比較してみるに、その発生タイミングは両者とも
合致している。
時の受信データと逆接続時の受信データとを比較してみ
るに、その受信データは両者とも合致している。また、
そのスタートビットの検出後において、正接続時の受信
データに対する受信クロックの発生タイミングと、逆接
続時の受信データに対する受信クロックの発生タイミン
グとを比較してみるに、その発生タイミングは両者とも
合致している。
すなわち、本実施例による無極性通信回路１゜によれば
、伝送線Ｌ＋、Ｌｘに対して通信インターフェイス２゛
を逆接続したとしても、スタートビットを検出した後は
、正接続時と同一の正しい受信コードを得ることができ
、伝送線り、、Ｌ。
、伝送線Ｌ＋、Ｌｘに対して通信インターフェイス２゛
を逆接続したとしても、スタートビットを検出した後は
、正接続時と同一の正しい受信コードを得ることができ
、伝送線り、、Ｌ。
に対する通信インターフェイス２”の接続工事の煩雑さ
を解消することができるようになる。
を解消することができるようになる。
以上説明したように本発明による通信インターフェイス
によると、２線式の伝送線を介して供与される受信４号
を入力としその受信４号に対して所定のロックタイミン
グで発生する受信クロックを再生する受信クロック再生
手段と、受信４号を入力としその受信４号の上記伝送線
に対する正接続時において規定されるスタートビットを
検出する第１のスタートビット検出手段と、受信４号を
入力としその受信４号の上記伝送線に対する逆接続時に
おいて規定されるスタートビットを検出する第２のスタ
ートビット検出手段とを設け、第２のスタートビット検
出手段によりスタートビットが検出された場合、以降の
受信４号を反転出力して受信データとすると共に、以降
の受信クロックの位相を１８０’ずらすようにしたので
、スタートビットの検出後において、正接続時の受信デ
ータと逆接続時の受信データとが合致するものとなり、
かつ正接続時の受信データに対する受信クロックの発生
タイミングと逆接続時の受信データに対する受信クロッ
クの発生タイミングとが合致するものとなり、逆接続し
たとしても正常な通信を可能として、伝送線に対する接
続工事の煩雑さを解消することができるようになる。
によると、２線式の伝送線を介して供与される受信４号
を入力としその受信４号に対して所定のロックタイミン
グで発生する受信クロックを再生する受信クロック再生
手段と、受信４号を入力としその受信４号の上記伝送線
に対する正接続時において規定されるスタートビットを
検出する第１のスタートビット検出手段と、受信４号を
入力としその受信４号の上記伝送線に対する逆接続時に
おいて規定されるスタートビットを検出する第２のスタ
ートビット検出手段とを設け、第２のスタートビット検
出手段によりスタートビットが検出された場合、以降の
受信４号を反転出力して受信データとすると共に、以降
の受信クロックの位相を１８０’ずらすようにしたので
、スタートビットの検出後において、正接続時の受信デ
ータと逆接続時の受信データとが合致するものとなり、
かつ正接続時の受信データに対する受信クロックの発生
タイミングと逆接続時の受信データに対する受信クロッ
クの発生タイミングとが合致するものとなり、逆接続し
たとしても正常な通信を可能として、伝送線に対する接
続工事の煩雑さを解消することができるようになる。
第１図は本発明に係る通信インターフェイスにおいてそ
の要部をなす無極性通信回路の一実施例を示すブロック
回路構成図、第２図はこの無極性通信回路の動作を説明
するためのタイムチャート、第３図は従来および本発明
に係る通信インターフェイスの２線式伝送線への接続状
態を示す図である。 Ｌｌ、Ｌ２ ・・・伝送線、２′ ・・・通信インター
フェイス、１０・・・無極性通信回路、１１・・・ＤＰ
ＬＬ、１１−１・・・位相調整回路、１２・・・第１の
スタートビット検出回路、１３・・・第２のスタートビ
ット検出回路、１４・・・反転回路。
の要部をなす無極性通信回路の一実施例を示すブロック
回路構成図、第２図はこの無極性通信回路の動作を説明
するためのタイムチャート、第３図は従来および本発明
に係る通信インターフェイスの２線式伝送線への接続状
態を示す図である。 Ｌｌ、Ｌ２ ・・・伝送線、２′ ・・・通信インター
フェイス、１０・・・無極性通信回路、１１・・・ＤＰ
ＬＬ、１１−１・・・位相調整回路、１２・・・第１の
スタートビット検出回路、１３・・・第２のスタートビ
ット検出回路、１４・・・反転回路。
Claims (1)
- ２線式の伝送線を介して供与される受信々号を入力とし
その受信々号に対して所定のロックタイミングで発生す
る受信クロックを再生する受信クロック再生手段と、前
記受信々号を入力としその受信々号の前記伝送線に対す
る正接続時において規定されるスタートビットを検出す
る第１のスタートビット検出手段と、前記受信々号を入
力としその受信々号の前記伝送線に対する逆接続時にお
いて規定されるスタートビットを検出する第２のスター
トビット検出手段と、この第２のスタートビット検出手
段によりスタートビットが検出された場合、以降の前記
受信々号を反転出力して受信データとする受信々号反転
手段と、前記第２のスタートビット検出手段によりスタ
ートビットが検出された場合、以降の前記受信クロック
の位相を１８０°ずらす位相調整手段とを備えてなる通
信インターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318989A JPH0648825B2 (ja) | 1989-12-11 | 1989-12-11 | 通信インターフエイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318989A JPH0648825B2 (ja) | 1989-12-11 | 1989-12-11 | 通信インターフエイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192853A true JPH03192853A (ja) | 1991-08-22 |
| JPH0648825B2 JPH0648825B2 (ja) | 1994-06-22 |
Family
ID=18105251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318989A Expired - Lifetime JPH0648825B2 (ja) | 1989-12-11 | 1989-12-11 | 通信インターフエイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648825B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336347A (ja) * | 1994-06-02 | 1995-12-22 | Iwatsu Electric Co Ltd | フレーム同期検出回路 |
| JP5979520B1 (ja) * | 2015-12-03 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
| JP5979517B1 (ja) * | 2015-10-22 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
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| JP6176507B1 (ja) * | 2016-06-24 | 2017-08-09 | パナソニックＩｐマネジメント株式会社 | ドアホンシステムおよび通信方法 |
| JP2017139703A (ja) * | 2016-02-05 | 2017-08-10 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
| JP2017199953A (ja) * | 2016-04-25 | 2017-11-02 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60106253A (ja) * | 1983-11-15 | 1985-06-11 | Fujitsu Ltd | デイジタル信号受信回路 |
| JPH01288133A (ja) * | 1988-05-16 | 1989-11-20 | Mitsubishi Heavy Ind Ltd | 信号伝送装置 |
-
1989
- 1989-12-11 JP JP1318989A patent/JPH0648825B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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