JPS63190441A - 信号再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ通信分野において有用で、データ通信
経路におけるデータのビット消失外を再生する必要性の
あるシステムで利用される信号再生回路に関する。

従来の技術 従来技術では、データ通信経路におけるデータビット消
失外を再生することなく、受信したデータをそのまま利
用して信号処理を行っており、このような方法では、デ
ータビ、７ト消失分が利用できず、システム構築上、シ
ステム構成を縮小しなければならない欠点がある。

発明が解決しようとする問題点 本発明は、データ通信経路上で消失したビットデータを
再生することによりシステム構築上の制約条件を解消す
ることを目的とする。

問題点を解決するための手段 この問題点を解決するために本発明は、シリアルあるい
はパラレルな入力データを蓄積する機能と同期信号を検
出するまで所定のデータを送出する機能を有するメモリ
回路と、このメモリ回路に蓄積された入力データより同
期信号を検出する同期判定回路と、この同期判定回路の
検出信号により前記メモリ回路に蓄積された入力データ
の論理信号を判別する最終論理判別回路と、前記同期判
定回路よりの同期信号および前記最終論理判別回路で判
別した論理信号とにより前記メモリ回路に蓄積された入
力データ読みだし順序を制御する送出切換回路とを備え
たものである。

作用 この構成により、メモリ回路に蓄積された入力データよ
り同期信号を検出する。さらに同期信号が検出された時
点で最後に送出したデータの論理を判別して次のタイミ
ングでメモリ回路より読みだし位置を選択するように動
作することとなる。

実施例 図に本発明の一実施例を示しており、図中、１はメモリ
回路で、伝送路より伝送されてくる入力データをデータ
タイミングクロックにより順次書込んで蓄積する回路で
ある。

２は同期判定回路で、メモリ回路１に蓄積された入力デ
ータより同期信号を検出する回路である。

３は最終論理判別回路で、同期判定回路２で同期信号が
検出された時点でのメモリ回路１が送出したデータの論
理を判別する回路である。

４は送出切換回路で、最終論理判別回路３で判別された
論理にもとづき、メモリ回路１よりの読みだし位置を決
定して送出データを送出する回路である。

入力データａは、通信経路上で先頭部分のデータが消失
していることからデータ伝送装置（図示せず）から見る
と、正規のデータを送出したにもかかわらずデータ受信
装置（図示せず）には先頭部分が消失してデータの途中
から受信されたことになる。したがって、このビット消
失した先頭部分（プリアンプル）を再生してやる必要が
ある。

次に、信号の流れにより具体的に動作を説明する。

通信経路より入力データａを受信するまでには、前述の
ように先頭データが消失しているためにブランクがある
。このブランクの間に、メモリ回路１よりプリアンプル
データを送出する。まず、メモリ回路１に対してプリア
ンプルデータ（消失するデータと同じデータ）をセット
する。例えば、”１０１０１０１０”のデータ。このデ
ータは、送出切換回路４を介して送出される。このプリ
アンプルデータの送出は同期判定回路２が同期信号を検
出するまで実行される。同期判定回路２は、メモリ回路
１に蓄積されたメモリデータｂの中から同期信号（例え
ば、”１０１０１０１１”）を検出するためにデータを
チェックする。通常はプリアンプルデータ（例えば、１
ｏ１０１０１ｏ”）が供給されており、同期信号は検出
されない。次に、同期信号（”１０１０１０１１”）が
供給されると、同期信号を検出して同期検出信号ｅを最
終論理判別回路３および送出切換回路４に供給する。同
期検出信号ｅの供給を受けた最終論理回路３は、前記メ
モリ回路１が同期検出信号ｅの供給を受けた時点で最後
に送出したデータの論理を判断する。例えば、メモリ回
路１のエンドデータｆが°′１″であるのか”Ｏ”であ
るのかを判断する。

この判断結果を論理レベル判定信号ｇとして送出切換回
路４に供給する。論理レベル判定信号ｇの供給を受けた
送出切換回路４は、論理レベル判定信号ｇを判定して、
論理が′０″の場合においてはメモリ回路１よりの読出
し位置は通常とする。

つまり、プリアンプルデータがメモリ回路１より送出さ
れた最終データがｔ＋　□　Ｉ＋（”１０１０１０１０
”）であったため、この後に同期信号（”１０１０１０
１１”　　）を送出しても良いことを示している。しか
し、論理レベル判定信号ｇを判定して、論理が１１１　
Ｉ＋であった場合においては、メモリ回路１よりの読出
し位置を１つずらせて読出す。つまりプリアンプルデー
タがメモリ回路１より送出された最終データがゞ１”（
”０１０１０１０＋”　）であったため、この後に同期
信号（”１０１０１０１１”）を送出すると、（”０１
０１０１０１１０ＩＣＩＯ１１”）となり正規のデータ
フォーマットとならない。送出切換回路４は以上のよう
な動作で同期検出回路２および最終論理判別回路３から
の同期検出信号および論理レベル判定信号ｇとによりメ
モリ回路１からのメモリデータＣを選択して送信データ
ｈとしてプリアンプルデータおよび同期データとそれに
続くデータを送出する。

以上の説明で明らかなように通信経路を介して入力され
る入力データのビット消失を解消できる。

このことより、従来のようにビット消失によるシステム
構成の制限が無くなり最大のシステム構築が可能となる
。

発明の効果 本発明によれば、通信経路上あるいは信号の授受間で発
生するプリアンプルデータ（先頭部分のデータ）の消失
によるシステム構成の制限が解消される。

【図面の簡単な説明】

図は本発明の一実施例による信号再生回路を示すブロッ
ク回路図である。 １・・・・・・メモリ回路、２・・・・・・同期判定回
路、３・・・・・・最終論理判別回路、４・・・・・・
送出切換回路。

Claims (1)

【特許請求の範囲】
1. シリアルあるいはパラレルな入力データを蓄積する機能
   と同期信号を検出するまで所定のデータを送出する機能
   を有するメモリ回路と、このメモリ回路に蓄積された入
   力データより同期信号を検出する同期判定回路と、この
   同期判定回路の検出信号により前記メモリ回路に蓄積さ
   れた入力データの論理信号を判別する最終論理判別回路
   と、前記同期判定回路よりの同期信号および前記最終論
   理判別回路で判別した論理信号とにより前記メモリ回路
   に蓄積された入力データ読みだし順序を制御する送出切
   換回路とを備えたことを特徴とする信号再生回路。