JP2919212B2 - セルシーケンス同期回路の遅延減少方式 - Google Patents
セルシーケンス同期回路の遅延減少方式Info
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- JP2919212B2 JP2919212B2 JP5008719A JP871993A JP2919212B2 JP 2919212 B2 JP2919212 B2 JP 2919212B2 JP 5008719 A JP5008719 A JP 5008719A JP 871993 A JP871993 A JP 871993A JP 2919212 B2 JP2919212 B2 JP 2919212B2
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Description
【０００１】
【産業上の利用分野】本発明はセルシーケンス同期回路
の遅延減少方式に関し、特にディジタル通信のＡＴＭ
（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏ
ｄｅ；非同期転送モード）通信網におけるセルシーケン
ス同期回路の遅延減少方式に関する。
の遅延減少方式に関し、特にディジタル通信のＡＴＭ
（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏ
ｄｅ；非同期転送モード）通信網におけるセルシーケン
ス同期回路の遅延減少方式に関する。
【０００２】
【従来の技術】ＡＴＭ通信において、連続信号をセルに
分割して伝達する際に、セルの送信側では送出するセル
の順番を示すために、０からある値Ｉ−１までのＩを法
とする送出順序番号（ＳＮ）を順次セルに書き込んでい
る。伝送途中でセルの廃棄あるいはセルの誤配があった
場合でも連続信号を元通りに再構成できるように、セル
の受信側では送出順序番号（ＳＮ）を用いてこれらを検
出し、誤配セルを取り除いたり廃棄セル部分の信号を補
ったりする必要がある。
分割して伝達する際に、セルの送信側では送出するセル
の順番を示すために、０からある値Ｉ−１までのＩを法
とする送出順序番号（ＳＮ）を順次セルに書き込んでい
る。伝送途中でセルの廃棄あるいはセルの誤配があった
場合でも連続信号を元通りに再構成できるように、セル
の受信側では送出順序番号（ＳＮ）を用いてこれらを検
出し、誤配セルを取り除いたり廃棄セル部分の信号を補
ったりする必要がある。
【０００３】これを実現する方法として図２を参照する
と、従来のセルシーケンス同期回路の遅延減少方式は、
送出順序番号（ＳＮ）に同期して入力セルｃの受信毎に
１ずつカウントアップしカウンタ出力信号ｇを出力する
カウンタ１と、受信入力セルｃを１セル分遅延して遅延
セルｂを出力する遅延回路２と、遅延回路２からのセル
ｂを１セル分遅延して遅延セルａを出力する遅延回路３
と、制御信号ｋに制御されて遅延回路３からの遅延セル
ａを書き込むとともにその遅延セルａの遅延回路２およ
び遅延回路３における伝達過程での遅延ゆらぎを吸収し
かつ書き込まれた遅延セルａを制御信号ｍに制御されて
読み出してバッファ読み出し出力信号ｈとして出力する
バッファ４と、入力セルｃから送出順序番号（ＳＮ）を
抽出するＳＮ抽出回路５と、カウンタ１からのカウンタ
出力信号ｇを入力されＳＮ抽出回路５からの送出順序番
号（ＳＮ）ｄ，ｅ，ｆの異常を検出してバッファ４への
遅延セルａの書き込みを制御する制御信号ｋを出力して
バッファ４へ供給するバッファ書き込み制御回路６と、
バッファ４からのセル読み出しを制御する制御信号ｍを
出力してバッファ４へ供給するバッファ読み出し制御回
路７とから構成されている。
と、従来のセルシーケンス同期回路の遅延減少方式は、
送出順序番号（ＳＮ）に同期して入力セルｃの受信毎に
１ずつカウントアップしカウンタ出力信号ｇを出力する
カウンタ１と、受信入力セルｃを１セル分遅延して遅延
セルｂを出力する遅延回路２と、遅延回路２からのセル
ｂを１セル分遅延して遅延セルａを出力する遅延回路３
と、制御信号ｋに制御されて遅延回路３からの遅延セル
ａを書き込むとともにその遅延セルａの遅延回路２およ
び遅延回路３における伝達過程での遅延ゆらぎを吸収し
かつ書き込まれた遅延セルａを制御信号ｍに制御されて
読み出してバッファ読み出し出力信号ｈとして出力する
バッファ４と、入力セルｃから送出順序番号（ＳＮ）を
抽出するＳＮ抽出回路５と、カウンタ１からのカウンタ
出力信号ｇを入力されＳＮ抽出回路５からの送出順序番
号（ＳＮ）ｄ，ｅ，ｆの異常を検出してバッファ４への
遅延セルａの書き込みを制御する制御信号ｋを出力して
バッファ４へ供給するバッファ書き込み制御回路６と、
バッファ４からのセル読み出しを制御する制御信号ｍを
出力してバッファ４へ供給するバッファ読み出し制御回
路７とから構成されている。
【０００４】詳述すると、セルの廃棄あるいは誤配は送
出順序番号（ＳＮ）の連続性によって判定されるので、
あるセルの送出順序番号（ＳＮ）に異常があった場合に
は、その送出順序番号（ＳＮ）を後続セルの送出順序番
号（ＳＮ）と比較する必要がある。そのため、受信した
入力セルｃを即時にバッファ４に書き込まないで後続セ
ルを受信するまで先に受信したセルを遅延してのち書き
込む必要がある。このため、遅延回路２において入力セ
ルｃを１セル分遅延して遅延セルｂとして出力し、さら
に遅延回路３において遅延回路２からの遅延セルｂを１
セル分遅延して遅延セルａとして出力する。これにより
入力セルｃは遅延回路２と遅延回路３とで合計２セル分
遅延されて遅延セルａとしてバッファ４に入力され書き
込まれる。バッファ書き込み制御回路６はＳＮ抽出回路
５から遅延セルａの送出順序番号（ＳＮ）ｄと、遅延セ
ルａに後続する２つのセルの送出順序番号（ＳＮ）、す
なわち遅延回路３に入力される遅延セルｂの送出順序番
号（ＳＮ）ｅと、遅延回路２に入力される入力セルｃの
送出順序番号（ＳＮ）ｆとを入力され、さらにカウンタ
１からのカウンタ出力信号ｇのカウンタ値を参照して送
出順序番号（ＳＮ）ｄ，ｅ，ｆの異常を検出することに
より遅延セルａが正しいセルか誤配されたセルか、およ
び遅延セルａの直前に廃棄されたセルがないかどうかを
判定し、制御信号ｋを出力して遅延セルａのバッファ４
への書き込みを制御する。すなわち、バッファ書き込み
制御回路６は遅延セルａが誤配セルであると判定した場
合は遅延セルａのバッファ４への書き込み制御を行わ
ず、遅延セルａの直前に廃棄されたセルがあると判定し
た場合は廃棄された分のダミーセルを書き込んだ後に遅
延セルａを書き込む制御を行う。また、受信する入力セ
ルｃの到着は不連続であり、さらに遅延回路２および遅
延回路３における遅延ゆらぎによりバッファ４に入力さ
れる遅延セルａは時間的に等間隔でないため、遅延セル
ａのバッファ４への書き込みは不連続に行われ、その周
期は一定ではない。一方、バッファ４から出力するバッ
ファ読み出し出力信号ｈを連続信号として再構成するた
めに、バッファ４からのセル読み出しはバッファ読み出
し制御回路７からの制御信号ｍにより連続的に一定周期
で行われる。
出順序番号（ＳＮ）の連続性によって判定されるので、
あるセルの送出順序番号（ＳＮ）に異常があった場合に
は、その送出順序番号（ＳＮ）を後続セルの送出順序番
号（ＳＮ）と比較する必要がある。そのため、受信した
入力セルｃを即時にバッファ４に書き込まないで後続セ
ルを受信するまで先に受信したセルを遅延してのち書き
込む必要がある。このため、遅延回路２において入力セ
ルｃを１セル分遅延して遅延セルｂとして出力し、さら
に遅延回路３において遅延回路２からの遅延セルｂを１
セル分遅延して遅延セルａとして出力する。これにより
入力セルｃは遅延回路２と遅延回路３とで合計２セル分
遅延されて遅延セルａとしてバッファ４に入力され書き
込まれる。バッファ書き込み制御回路６はＳＮ抽出回路
５から遅延セルａの送出順序番号（ＳＮ）ｄと、遅延セ
ルａに後続する２つのセルの送出順序番号（ＳＮ）、す
なわち遅延回路３に入力される遅延セルｂの送出順序番
号（ＳＮ）ｅと、遅延回路２に入力される入力セルｃの
送出順序番号（ＳＮ）ｆとを入力され、さらにカウンタ
１からのカウンタ出力信号ｇのカウンタ値を参照して送
出順序番号（ＳＮ）ｄ，ｅ，ｆの異常を検出することに
より遅延セルａが正しいセルか誤配されたセルか、およ
び遅延セルａの直前に廃棄されたセルがないかどうかを
判定し、制御信号ｋを出力して遅延セルａのバッファ４
への書き込みを制御する。すなわち、バッファ書き込み
制御回路６は遅延セルａが誤配セルであると判定した場
合は遅延セルａのバッファ４への書き込み制御を行わ
ず、遅延セルａの直前に廃棄されたセルがあると判定し
た場合は廃棄された分のダミーセルを書き込んだ後に遅
延セルａを書き込む制御を行う。また、受信する入力セ
ルｃの到着は不連続であり、さらに遅延回路２および遅
延回路３における遅延ゆらぎによりバッファ４に入力さ
れる遅延セルａは時間的に等間隔でないため、遅延セル
ａのバッファ４への書き込みは不連続に行われ、その周
期は一定ではない。一方、バッファ４から出力するバッ
ファ読み出し出力信号ｈを連続信号として再構成するた
めに、バッファ４からのセル読み出しはバッファ読み出
し制御回路７からの制御信号ｍにより連続的に一定周期
で行われる。
【０００５】なお、ここでは入力セルｃを遅延する遅延
回路を遅延回路２および遅延回路３による２回路、つま
り入力セルｃを２セル分遅延しているが、送出順序番号
（ＳＮ）を比較するための後続セル数を多くするほどセ
ルの廃棄あるいは誤配の判定が正確になるが、遅延回路
数を多くすると多くした分だけセルの遅延時間が大きく
なるめ、遅延回路数すなわち遅延セル数を所定数にして
いる。
回路を遅延回路２および遅延回路３による２回路、つま
り入力セルｃを２セル分遅延しているが、送出順序番号
（ＳＮ）を比較するための後続セル数を多くするほどセ
ルの廃棄あるいは誤配の判定が正確になるが、遅延回路
数を多くすると多くした分だけセルの遅延時間が大きく
なるめ、遅延回路数すなわち遅延セル数を所定数にして
いる。
【０００６】
【発明が解決しようとする課題】この従来のセルシーケ
ンス同期回路の遅延減少方式では、セルの廃棄あるいは
誤配の判定を正確なものとするためにセルの遅延回路数
を多くすると、多くした分セルの遅延時間が大きくな
る。また、セルの遅延時間を小さくするためにバッファ
４のメモリ容量を小さくしてバッファ４へのセルの書き
込みと読み出しの時間差を小さくすると、セルの遅延ゆ
らぎが大きい場合にバッファ４にアンダフローが発生し
てバッファ読み出し出力信号ｈの出力データが欠落す
る。
ンス同期回路の遅延減少方式では、セルの廃棄あるいは
誤配の判定を正確なものとするためにセルの遅延回路数
を多くすると、多くした分セルの遅延時間が大きくな
る。また、セルの遅延時間を小さくするためにバッファ
４のメモリ容量を小さくしてバッファ４へのセルの書き
込みと読み出しの時間差を小さくすると、セルの遅延ゆ
らぎが大きい場合にバッファ４にアンダフローが発生し
てバッファ読み出し出力信号ｈの出力データが欠落す
る。
【０００７】
【課題を解決するための手段】本発明によるセルシーケ
ンス同期回路の遅延減少方式は、連続信号をセルに分割
してＡＴＭ（非同期転送モード）網で伝達する場合のセ
ル受信部におけるセル廃棄あるいはセル誤配を判定する
セルシーケンス同期回路において、受信入力セルに書き
込まれた送出順序番号に同期して前記入力セル受信毎に
１ずつカウントアップする計数手段と、前記受信入力セ
ルを遅延して遅延セルを出力する遅延手段と、第１の制
御信号に制御されて前記遅延手段からの前記遅延セルを
書き込むとともに第２の制御信号に制御され前記書き込
まれた前記遅延セルを読み出して読み出しセルを出力し
かつバッファがアンダーフローを起こしたときにバッフ
ァアンダーフローを示す第３の制御信号を出力するバッ
ファ手段と、前記受信入力セルを入力され前記受信入力
セル毎の送出順序番号を抽出して出力する抽出手段と、
前記計数手段からの計数出力信号および前記抽出手段か
らの前記受信入力セル毎の送出順序番号を入力され前記
受信入力セル毎の送出順序番号の異常を検出して前記バ
ッファ手段に書き込まれる前記遅延セルの廃棄あるいは
誤配を判定し前記第１の制御信号を出力して前記遅延セ
ルの前記バッファ手段への書き込みを制御する第１の制
御手段と、前記第２の制御信号を出力して前記バッファ
手段からの前記書き込まれた前記遅延セルの読み出しを
制御する第２の制御手段と、前記バッファ手段からの前
記第３の制御信号に制御され前記遅延手段からの前記遅
延セルまたは前記バッファ手段からの前記読み出しセル
を選択してデータ出力する選択手段とを備える。
ンス同期回路の遅延減少方式は、連続信号をセルに分割
してＡＴＭ（非同期転送モード）網で伝達する場合のセ
ル受信部におけるセル廃棄あるいはセル誤配を判定する
セルシーケンス同期回路において、受信入力セルに書き
込まれた送出順序番号に同期して前記入力セル受信毎に
１ずつカウントアップする計数手段と、前記受信入力セ
ルを遅延して遅延セルを出力する遅延手段と、第１の制
御信号に制御されて前記遅延手段からの前記遅延セルを
書き込むとともに第２の制御信号に制御され前記書き込
まれた前記遅延セルを読み出して読み出しセルを出力し
かつバッファがアンダーフローを起こしたときにバッフ
ァアンダーフローを示す第３の制御信号を出力するバッ
ファ手段と、前記受信入力セルを入力され前記受信入力
セル毎の送出順序番号を抽出して出力する抽出手段と、
前記計数手段からの計数出力信号および前記抽出手段か
らの前記受信入力セル毎の送出順序番号を入力され前記
受信入力セル毎の送出順序番号の異常を検出して前記バ
ッファ手段に書き込まれる前記遅延セルの廃棄あるいは
誤配を判定し前記第１の制御信号を出力して前記遅延セ
ルの前記バッファ手段への書き込みを制御する第１の制
御手段と、前記第２の制御信号を出力して前記バッファ
手段からの前記書き込まれた前記遅延セルの読み出しを
制御する第２の制御手段と、前記バッファ手段からの前
記第３の制御信号に制御され前記遅延手段からの前記遅
延セルまたは前記バッファ手段からの前記読み出しセル
を選択してデータ出力する選択手段とを備える。
【０００８】また、本発明によるセルシーケンス同期回
路の遅延減少方式は、前記遅延手段が前記受信入力セル
を１セル分遅延する遅延回路を複数段有し、かつ前記選
択手段が前記複数段の遅延回路の各各の出力からの遅延
セルを入力され前記バッファ手段からの前記第３の制御
信号により前記バッファ手段からの前記読み出しセルお
よび前記複数段の遅延回路の各各の出力からの複数の遅
延セルのいずれか１つを選択してデータ出力し、さらに
前記選択手段が前記バッファ手段からの前記読み出しセ
ルおよび前記複数段の遅延回路の各各の出力からの複数
の遅延セルのいずれか１つを選択するための前記第３の
制御信号を出力する前記バッファ手段である。
路の遅延減少方式は、前記遅延手段が前記受信入力セル
を１セル分遅延する遅延回路を複数段有し、かつ前記選
択手段が前記複数段の遅延回路の各各の出力からの遅延
セルを入力され前記バッファ手段からの前記第３の制御
信号により前記バッファ手段からの前記読み出しセルお
よび前記複数段の遅延回路の各各の出力からの複数の遅
延セルのいずれか１つを選択してデータ出力し、さらに
前記選択手段が前記バッファ手段からの前記読み出しセ
ルおよび前記複数段の遅延回路の各各の出力からの複数
の遅延セルのいずれか１つを選択するための前記第３の
制御信号を出力する前記バッファ手段である。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の一実施例を示す図１を参照すると、セルシ
ーケンス同期回路の遅延減少方式は、連続信号を再構成
する際に伝送途中でセルの廃棄あるいはセルの誤配の有
無を判定するため送出順序番号（ＳＮ）に同期して入力
セルｃの受信毎に１ずつカウントアップするカウンタ１
と、入力セルｃを１セル分遅延して遅延セルｂを出力す
る遅延回路２と、遅延回路２からの遅延セルｂを１セル
分遅延して遅延セルａを出力する遅延回路３と、制御信
号ｋに制御されて遅延回路３からの遅延セルａを書き込
むとともにその遅延セルａの遅延回路２および遅延回路
３における伝達過程での遅延ゆらぎを吸収しかつ書き込
まれた遅延セルａを制御信号ｍに制御されて読み出して
バッファ読み出し出力信号ｈとして出力しさらにバッフ
ァ４のアンダーフローの程度を示すバッファアンダーフ
ロー信号ｊを出力するバッファ４と、入力セルｃから送
出順序番号（ＳＮ）を抽出するＳＮ抽出回路５と、カウ
ンタ１からのカウンタ出力信号ｇを入力されＳＮ抽出回
路５からの送出順序番号（ＳＮ）ｄ，ｅ，ｆの異常を検
出してバッファ４への遅延セルａの書き込みを制御する
バッファ書込制御回路６と、バッファ４からのセル読み
出しを制御する制御信号ｍを出力してバッファ４へ供給
するバッファ読み出し制御回路７と、バッファ４からの
バッファアンダフロー信号ｊにもとづきバッファ４から
のバッファ読み出し出力信号ｈ，遅延回路３からの遅延
セルａおよび遅延回路２からの遅延セルｂの３つの信号
のいずれか１つを選択してデータ出力するセレクタ８と
から構成される。
る。本発明の一実施例を示す図１を参照すると、セルシ
ーケンス同期回路の遅延減少方式は、連続信号を再構成
する際に伝送途中でセルの廃棄あるいはセルの誤配の有
無を判定するため送出順序番号（ＳＮ）に同期して入力
セルｃの受信毎に１ずつカウントアップするカウンタ１
と、入力セルｃを１セル分遅延して遅延セルｂを出力す
る遅延回路２と、遅延回路２からの遅延セルｂを１セル
分遅延して遅延セルａを出力する遅延回路３と、制御信
号ｋに制御されて遅延回路３からの遅延セルａを書き込
むとともにその遅延セルａの遅延回路２および遅延回路
３における伝達過程での遅延ゆらぎを吸収しかつ書き込
まれた遅延セルａを制御信号ｍに制御されて読み出して
バッファ読み出し出力信号ｈとして出力しさらにバッフ
ァ４のアンダーフローの程度を示すバッファアンダーフ
ロー信号ｊを出力するバッファ４と、入力セルｃから送
出順序番号（ＳＮ）を抽出するＳＮ抽出回路５と、カウ
ンタ１からのカウンタ出力信号ｇを入力されＳＮ抽出回
路５からの送出順序番号（ＳＮ）ｄ，ｅ，ｆの異常を検
出してバッファ４への遅延セルａの書き込みを制御する
バッファ書込制御回路６と、バッファ４からのセル読み
出しを制御する制御信号ｍを出力してバッファ４へ供給
するバッファ読み出し制御回路７と、バッファ４からの
バッファアンダフロー信号ｊにもとづきバッファ４から
のバッファ読み出し出力信号ｈ，遅延回路３からの遅延
セルａおよび遅延回路２からの遅延セルｂの３つの信号
のいずれか１つを選択してデータ出力するセレクタ８と
から構成される。
【００１０】詳述すると、セルの廃棄あるいは誤配は送
出順序番号（ＳＮ）の連続性によって判定されるので、
あるセルの送出順序番号（ＳＮ）に異常があった場合に
は、その送出順序番号（ＳＮ）を後続セルの送出順序番
号（ＳＮ）と比較する必要がある。そのため、受信した
入力セルｃを即時にバッファ４に書き込まないで後続セ
ルを受信するまで先に受信したセルを遅延してのち書き
込む必要がある。このため、遅延回路２において入力セ
ルｃを１セル分遅延して遅延セルｂとして出力し、さら
に遅延回路３において遅延回路２からの遅延セルｂを１
セル分遅延して遅延セルａとして出力する。これにより
入力セルｃは遅延回路２と遅延回路３とで合計２セル分
遅延されて遅延セルａとしてバッファ４に入力され書き
込まれる。バッファ書き込み制御回路６はＳＮ抽出回路
５から遅延セルａの送出順序番号（ＳＮ）ｄと、遅延セ
ルａに後続する２つのセルの送出順序番号（ＳＮ）、す
なわち遅延回路３に入力される遅延セルｂの送出順序番
号（ＳＮ）ｅと、遅延回路２に入力される入力セルｃの
送出順序番号（ＳＮ）ｆとを入力され、さらにカウンタ
１からのカウンタ出力信号ｇのカウンタ値を参照して送
出順序番号（ＳＮ）ｄ，ｅ，ｆの異常を検出することに
より遅延セルａが正しいセルか誤配されたセルか、およ
び遅延セルａの直前に廃棄されたセルがないかどうかを
判定し、制御信号ｋを出力して遅延セルａのバッファ４
への書き込みを制御する。すなわち、バッファ書き込み
制御回路６は遅延セルａが誤配セルであると判定した場
合は遅延セルａのバッファ４への書き込み制御を行わ
ず、遅延セルａの直前に廃棄されたセルがあると判定し
た場合は廃棄された分のダミーセルを書き込んだ後に遅
延セルａを書き込む制御を行う。また、受信する入力セ
ルｃの到着は不連続であり、さらに遅延回路２および遅
延回路３における遅延ゆらぎによりバッファ４に入力さ
れる遅延セルａは時間的に等間隔でないため、遅延セル
ａのバッファ４への書き込みは不連続に行われその周期
は一定ではないが、バッファ４から出力するバッファ読
み出し出力信号ｈを連続信号として再構成するために、
バッファ４からのセル読み出しをバッファ読み出し制御
回路７からの制御信号ｍにより連続的に一定周期で行
う。セレクタ８はバッファ４がアンダフローを起こして
いないときはバッファ４からのバッファ読み出し出力信
号ｈを選択してデータ出力としているが、遅延セルａの
遅延ゆらぎが大きくバッファ４がアンダフローを起こし
た場合はバッファアンダフロー信号ｊにもとづきアンダ
フローの程度に応じてセル遅延回路３からの遅延セルａ
または遅延回路２からの遅延セルｂを選択する。この結
果、バッファ４のアンダフロー発生時にもセルのデータ
出力が可能である。
出順序番号（ＳＮ）の連続性によって判定されるので、
あるセルの送出順序番号（ＳＮ）に異常があった場合に
は、その送出順序番号（ＳＮ）を後続セルの送出順序番
号（ＳＮ）と比較する必要がある。そのため、受信した
入力セルｃを即時にバッファ４に書き込まないで後続セ
ルを受信するまで先に受信したセルを遅延してのち書き
込む必要がある。このため、遅延回路２において入力セ
ルｃを１セル分遅延して遅延セルｂとして出力し、さら
に遅延回路３において遅延回路２からの遅延セルｂを１
セル分遅延して遅延セルａとして出力する。これにより
入力セルｃは遅延回路２と遅延回路３とで合計２セル分
遅延されて遅延セルａとしてバッファ４に入力され書き
込まれる。バッファ書き込み制御回路６はＳＮ抽出回路
５から遅延セルａの送出順序番号（ＳＮ）ｄと、遅延セ
ルａに後続する２つのセルの送出順序番号（ＳＮ）、す
なわち遅延回路３に入力される遅延セルｂの送出順序番
号（ＳＮ）ｅと、遅延回路２に入力される入力セルｃの
送出順序番号（ＳＮ）ｆとを入力され、さらにカウンタ
１からのカウンタ出力信号ｇのカウンタ値を参照して送
出順序番号（ＳＮ）ｄ，ｅ，ｆの異常を検出することに
より遅延セルａが正しいセルか誤配されたセルか、およ
び遅延セルａの直前に廃棄されたセルがないかどうかを
判定し、制御信号ｋを出力して遅延セルａのバッファ４
への書き込みを制御する。すなわち、バッファ書き込み
制御回路６は遅延セルａが誤配セルであると判定した場
合は遅延セルａのバッファ４への書き込み制御を行わ
ず、遅延セルａの直前に廃棄されたセルがあると判定し
た場合は廃棄された分のダミーセルを書き込んだ後に遅
延セルａを書き込む制御を行う。また、受信する入力セ
ルｃの到着は不連続であり、さらに遅延回路２および遅
延回路３における遅延ゆらぎによりバッファ４に入力さ
れる遅延セルａは時間的に等間隔でないため、遅延セル
ａのバッファ４への書き込みは不連続に行われその周期
は一定ではないが、バッファ４から出力するバッファ読
み出し出力信号ｈを連続信号として再構成するために、
バッファ４からのセル読み出しをバッファ読み出し制御
回路７からの制御信号ｍにより連続的に一定周期で行
う。セレクタ８はバッファ４がアンダフローを起こして
いないときはバッファ４からのバッファ読み出し出力信
号ｈを選択してデータ出力としているが、遅延セルａの
遅延ゆらぎが大きくバッファ４がアンダフローを起こし
た場合はバッファアンダフロー信号ｊにもとづきアンダ
フローの程度に応じてセル遅延回路３からの遅延セルａ
または遅延回路２からの遅延セルｂを選択する。この結
果、バッファ４のアンダフロー発生時にもセルのデータ
出力が可能である。
【００１１】なお、ここでは入力セルｃを遅延する遅延
回路を遅延回路２および遅延回路３による２回路、つま
り入力セルｃを２セル分遅延しているが、遅延が何セル
の場合でも、つまり遅延回路数を多くしてもセルの遅延
時間を従来より少なくすることができる。
回路を遅延回路２および遅延回路３による２回路、つま
り入力セルｃを２セル分遅延しているが、遅延が何セル
の場合でも、つまり遅延回路数を多くしてもセルの遅延
時間を従来より少なくすることができる。
【００１２】
【発明の効果】以上説明したように本発明によれば、セ
ルの廃棄あるいは誤配を正確に判定するためにセルの遅
延回路数を多くした場合に、バッファのアンダフローが
起きた場合でも遅延回路出力の遅延セルをセレクタが選
択出力するため、データ出力においてデータの欠落なし
にバッファへの書き込みとバッファからの読み出しとの
時間差を短くすることが可能となり、セルの遅延時間を
増やさない。
ルの廃棄あるいは誤配を正確に判定するためにセルの遅
延回路数を多くした場合に、バッファのアンダフローが
起きた場合でも遅延回路出力の遅延セルをセレクタが選
択出力するため、データ出力においてデータの欠落なし
にバッファへの書き込みとバッファからの読み出しとの
時間差を短くすることが可能となり、セルの遅延時間を
増やさない。
【図１】本発明の一実施例のセルシーケンス同期回路の
遅延減少方式を示すブロック図である。
遅延減少方式を示すブロック図である。
【図２】従来のセルシーケンス同期回路の遅延減少方式
を示すブロック図である。
を示すブロック図である。
１ カウンタ ２，３ セル遅延回路 ４ バッファ ５ ＳＮ抽出回路 ６ バッファ書き込み制御回路 ７ バッファ読み出し制御回路 ８ セレクタ ａ 入力セル ｂ，ｃ 遅延セル ｄ，ｅ，ｆ 送出順序番号（ＳＮ） ｇ カウンタ出力信号 ｈ バッファ読み出し出力信号 ｊ バッファアンダフロー信号 ｋ，ｍ 制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 むつみ 東京都港区芝五丁目７番１号日本電気株 式会社内 (72)発明者 志垣 清一郎 東京都港区西新橋三丁目20番４号日本電 気エンジニアリング株式会社内 (72)発明者 上松 仁 東京都千代田区内幸町一丁目１番６号日 本電信電話株式会社内 (72)発明者 上田 裕巳 東京都千代田区内幸町一丁目１番６号日 本電信電話株式会社内 (56)参考文献 特開 平１−175432（ＪＰ，Ａ) 特開 平３−250834（ＪＰ，Ａ) 特開 平５−37549（ＪＰ，Ａ) 特開 平５−336146（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56 H04L 13/08
Claims (2)
- 【請求項１】 連続信号をセルに分割してＡＴＭ（非同
期転送モード）網で伝達する場合のセル受信部における
セル廃棄あるいはセル誤配を判定するセルシーケンス同
期回路において、 受信入力セルに書き込まれた送出順序番号に同期して前
記入力セル受信毎に１ずつカウントアップする計数手段
と、 前記受信入力セルを遅延して遅延セルを出力する遅延手
段と、 第１の制御信号に制御されて前記遅延手段からの前記遅
延セルを書き込むとともに第２の制御信号に制御され前
記書き込まれた前記遅延セルを読み出して読み出しセル
を出力しかつバッファがアンダーフローを起こしたとき
にバッファアンダーフローを示す第３の制御信号を出力
するバッファ手段と、 前記受信入力セルを入力され前記受信入力セル毎の送出
順序番号を抽出して出力する抽出手段と、 前記計数手段からの計数出力信号および前記抽出手段か
らの前記受信入力セル毎の送出順序番号を入力され前記
受信入力セル毎の送出順序番号の異常を検出して前記バ
ッファ手段に書き込まれる前記遅延セルの廃棄あるいは
誤配を判定し前記第１の制御信号を出力して前記遅延セ
ルの前記バッファ手段への書き込みを制御する第１の制
御手段と、 前記第２の制御信号を出力して前記バッファ手段からの
前記書き込まれた前記遅延セルの読み出しを制御する第
２の制御手段と、 前記バッファ手段からの前記第３の制御信号に制御され
前記遅延手段からの前記遅延セルまたは前記バッファ手
段からの前記読み出しセルを選択してデータ出力する選
択手段と、 を備えることを特徴とするセルシーケンス同期回路の遅
延減少方式。 - 【請求項２】 前記遅延手段が前記受信入力セルを１セ
ル分遅延する遅延回路を複数段有し、かつ前記選択手段
が前記複数段の遅延回路の各各の出力からの遅延セルを
入力され前記バッファ手段からの前記第３の制御信号に
より前記バッファ手段からの前記読み出しセルおよび前
記複数段の遅延回路の各各の出力からの複数の遅延セル
のいずれか１つを選択してデータ出力し、さらに前記選
択手段が前記バッファ手段からの前記読み出しセルおよ
び前記複数段の遅延回路の各各の出力からの複数の遅延
セルのいずれか１つを選択するための前記第３の制御信
号を出力する前記バッファ手段であることを特徴とする
請求項１記載のセルシーケンス同期回路の遅延減少方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008719A JP2919212B2 (ja) | 1993-01-22 | 1993-01-22 | セルシーケンス同期回路の遅延減少方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008719A JP2919212B2 (ja) | 1993-01-22 | 1993-01-22 | セルシーケンス同期回路の遅延減少方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224931A JPH06224931A (ja) | 1994-08-12 |
| JP2919212B2 true JP2919212B2 (ja) | 1999-07-12 |
Family
ID=11700760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008719A Expired - Lifetime JP2919212B2 (ja) | 1993-01-22 | 1993-01-22 | セルシーケンス同期回路の遅延減少方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919212B2 (ja) |
-
1993
- 1993-01-22 JP JP5008719A patent/JP2919212B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06224931A (ja) | 1994-08-12 |
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