JPH0669937A - ループ型伝送路における遅延時間差補正方法および装置 - Google Patents
ループ型伝送路における遅延時間差補正方法および装置Info
- Publication number
- JPH0669937A JPH0669937A JP22369992A JP22369992A JPH0669937A JP H0669937 A JPH0669937 A JP H0669937A JP 22369992 A JP22369992 A JP 22369992A JP 22369992 A JP22369992 A JP 22369992A JP H0669937 A JPH0669937 A JP H0669937A
- Authority
- JP
- Japan
- Prior art keywords
- data signal
- delay
- difference
- system data
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】二重化されたループ型伝送路の同報通信システ
ムの各子局において、０系，１系間あるいは子局間の遅
延量の差を自動的に検出しこれを吸収したタイミングで
受信データを一斉に出力することにより、各子局毎に行
う遅延量の測定と調整の手間を省く。 【構成】０系伝送路あるいは１系伝送路からの選択され
たデータ信号２０１を書込み、読出クロック２０８によ
り読出し、遅延量を補正されたデータ信号２０２を出力
する遅延時間補正回路２２１と、０系データ信号２０４
と１系データ信号２０５との遅延量の差を検出しこれを
１／２にした値の信号を出力する遅延量検出回路２２２
と、あらかじめ固定のカウント値（例えば伝送路１周分
の遅延量の１／２を示すカウント値）を保持し、これに
遅延差抽出回路の出力値を加減算するメモリ２２３と、
書込クロック２０３をメモリ２２３の出力するカウント
値の分だけ遅延させ読出クロック２０８を出力する読出
クロック発生回路２２４とから構成されている。
ムの各子局において、０系，１系間あるいは子局間の遅
延量の差を自動的に検出しこれを吸収したタイミングで
受信データを一斉に出力することにより、各子局毎に行
う遅延量の測定と調整の手間を省く。 【構成】０系伝送路あるいは１系伝送路からの選択され
たデータ信号２０１を書込み、読出クロック２０８によ
り読出し、遅延量を補正されたデータ信号２０２を出力
する遅延時間補正回路２２１と、０系データ信号２０４
と１系データ信号２０５との遅延量の差を検出しこれを
１／２にした値の信号を出力する遅延量検出回路２２２
と、あらかじめ固定のカウント値（例えば伝送路１周分
の遅延量の１／２を示すカウント値）を保持し、これに
遅延差抽出回路の出力値を加減算するメモリ２２３と、
書込クロック２０３をメモリ２２３の出力するカウント
値の分だけ遅延させ読出クロック２０８を出力する読出
クロック発生回路２２４とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ループ型伝送路におけ
る遅延時間差補正方法および装置に関し、特に双方向性
のループ型伝送路を用い一つの親局から複数の子局に対
し一斉にデータ伝送を行う同報通信システムなどに用い
られ、各子局において出力するデータ信号の同報性を確
保するために、冗長関係にある互に逆方向の伝送路間に
おける遅延時間差および各子局間の遅延時間差をなくす
ために用いられる遅延時間差補正方法および装置に関す
る。
る遅延時間差補正方法および装置に関し、特に双方向性
のループ型伝送路を用い一つの親局から複数の子局に対
し一斉にデータ伝送を行う同報通信システムなどに用い
られ、各子局において出力するデータ信号の同報性を確
保するために、冗長関係にある互に逆方向の伝送路間に
おける遅延時間差および各子局間の遅延時間差をなくす
ために用いられる遅延時間差補正方法および装置に関す
る。
【０００２】
【従来の技術】従来、相対遅延量が問題となるような同
報通信システムにおいて、互いに逆方向にデータが送信
される二重化された冗長系を持つループ型伝送路のＲＡ
Ｓ動作（系切替／バイパス／ループバック）による相対
遅延量の発生および各子局間の伝送路長の相違による相
対遅延量の発生に対しては、あらかじめ各伝送路の絶対
遅延量を測定しこの測定値に基づく固定的な遅延調整器
を挿入することにより各子局間の相対遅延量が０となる
ように調整している。
報通信システムにおいて、互いに逆方向にデータが送信
される二重化された冗長系を持つループ型伝送路のＲＡ
Ｓ動作（系切替／バイパス／ループバック）による相対
遅延量の発生および各子局間の伝送路長の相違による相
対遅延量の発生に対しては、あらかじめ各伝送路の絶対
遅延量を測定しこの測定値に基づく固定的な遅延調整器
を挿入することにより各子局間の相対遅延量が０となる
ように調整している。
【０００３】
【発明が解決しようとする課題】このように従来例にお
いては、遅延量の調整をあらかじめ各子局で測定した絶
対遅延量にもとづいて固定的に調整しているので、シス
テムの設置時および子局などの新設または移設時などに
この測定と調整がその都度必要となる問題がある。
いては、遅延量の調整をあらかじめ各子局で測定した絶
対遅延量にもとづいて固定的に調整しているので、シス
テムの設置時および子局などの新設または移設時などに
この測定と調整がその都度必要となる問題がある。
【０００４】
【課題を解決するための手段】本発明のループ型伝送路
における遅延時間差補正方法は、双方向性のループ型伝
送路の一方の伝送路から受信された０系データ信号と反
対方向の伝送路から受信された１系データ信号のうち選
択された一方のデータ信号を書込クロックを用いてメモ
リに書込み前記０系データ信号と前記１系信号とのデー
タフレームビット列の遅延時間の差分より決定される時
間だけ前記書込クロックより遅延した読出クロックによ
り前記データ信号を読出し出力する。
における遅延時間差補正方法は、双方向性のループ型伝
送路の一方の伝送路から受信された０系データ信号と反
対方向の伝送路から受信された１系データ信号のうち選
択された一方のデータ信号を書込クロックを用いてメモ
リに書込み前記０系データ信号と前記１系信号とのデー
タフレームビット列の遅延時間の差分より決定される時
間だけ前記書込クロックより遅延した読出クロックによ
り前記データ信号を読出し出力する。
【０００５】また、その装置は、双方向性のループ型伝
送路の一方の伝送路から受信された０系データ信号と他
方の伝送路から受信されたれた１系データ信号のうち選
択された一方のデータ信号をこのデータ信号に同期した
書込クロックで逐次書込み読出クロックにより逐次読出
し出力する遅延時間補正回路と、前記０系データ信号と
前記１系データ信号とのフレームビット列の遅延差分の
１／２の値を示す信号を出力する遅延差抽出回路と、あ
らかじめメモリされた所定の遅延量を示す値に前記遅延
差抽出回路の出力値を加減算しこの結果値を示す信号を
出力するメモリと、前記書込クロックより前記メモリの
出力値が示す遅延量だけタイミングの遅れた前記読出ク
ロックを発生する読出クロック発生回路とを備えてい
る。
送路の一方の伝送路から受信された０系データ信号と他
方の伝送路から受信されたれた１系データ信号のうち選
択された一方のデータ信号をこのデータ信号に同期した
書込クロックで逐次書込み読出クロックにより逐次読出
し出力する遅延時間補正回路と、前記０系データ信号と
前記１系データ信号とのフレームビット列の遅延差分の
１／２の値を示す信号を出力する遅延差抽出回路と、あ
らかじめメモリされた所定の遅延量を示す値に前記遅延
差抽出回路の出力値を加減算しこの結果値を示す信号を
出力するメモリと、前記書込クロックより前記メモリの
出力値が示す遅延量だけタイミングの遅れた前記読出ク
ロックを発生する読出クロック発生回路とを備えてい
る。
【０００６】
【実施例】次に本発明の一実施例について図面を用いて
説明する。図１は実施例の遅延時間差補正装置を用いた
同報通信システムのブロック図、図２は図１における伝
送路遅延時間のタイミングチャート、図３は本実施例の
遅延時間差補正装置のブロック図を示す。
説明する。図１は実施例の遅延時間差補正装置を用いた
同報通信システムのブロック図、図２は図１における伝
送路遅延時間のタイミングチャート、図３は本実施例の
遅延時間差補正装置のブロック図を示す。
【０００７】図１は双方向のループ型伝送路により接続
された親局１と３つの子局Ａ２〜Ｃ４とから構成される
同報通信システムの例を示す。送信端末５からの送信デ
ータは親局１から固有のフレームビットを付加され、子
局Ａ２〜Ｃ４に対し互に逆方向の０系伝送路及び１系伝
送路に０系データ信号１０１，１系データ信号１０２と
してそれぞれ送出される。子局Ａ２〜Ｃ４は送受信装置
と本発明の遅延時間差補正装置より構成され、親局１よ
りの０系あるいは１系データ信号を受信し、遅延差補正
してデータ信号２０２〜４０２を受信端末６〜８に送出
している。この時、各子局の遅延時間差補正装置２１〜
４２は受信されるデータからフレームビット列を検出し
て、その差分を取ることによりそれぞれの系での遅延量
を認識し、各受信端末６〜８に対し同じ読みだし位相の
データ信号２０２〜４０２を送出する。
された親局１と３つの子局Ａ２〜Ｃ４とから構成される
同報通信システムの例を示す。送信端末５からの送信デ
ータは親局１から固有のフレームビットを付加され、子
局Ａ２〜Ｃ４に対し互に逆方向の０系伝送路及び１系伝
送路に０系データ信号１０１，１系データ信号１０２と
してそれぞれ送出される。子局Ａ２〜Ｃ４は送受信装置
と本発明の遅延時間差補正装置より構成され、親局１よ
りの０系あるいは１系データ信号を受信し、遅延差補正
してデータ信号２０２〜４０２を受信端末６〜８に送出
している。この時、各子局の遅延時間差補正装置２１〜
４２は受信されるデータからフレームビット列を検出し
て、その差分を取ることによりそれぞれの系での遅延量
を認識し、各受信端末６〜８に対し同じ読みだし位相の
データ信号２０２〜４０２を送出する。
【０００８】この関係を示したものが図２である。各子
局Ａ２〜Ｃ４で受信するそれぞれの系の位相関係を比較
すると、子局Ａ２では０系データ信号の位相の方が１系
データ信号の位相よりも遅延量が少なく（Ｔａ１＜Ｔａ
２）、逆に子局Ｃ４では１系データ信号の遅延量の方が
少ない（Ｔｃ１＜Ｔｃ２）。その為ＲＡＳ動作により系
切替が行なわれると、各子局間での相対遅延量が変化す
る。例えば通信が行なわれている系が０系の時は子局Ａ
２が子局Ｃ４よりも先に（Ｔａ１＜Ｔｃ１）データを受
信していたものが１系に替わるとまったく逆転してしま
い（Ｔａ２＜Ｔｃ２）このためシステムが正常に動作し
なくなる。
局Ａ２〜Ｃ４で受信するそれぞれの系の位相関係を比較
すると、子局Ａ２では０系データ信号の位相の方が１系
データ信号の位相よりも遅延量が少なく（Ｔａ１＜Ｔａ
２）、逆に子局Ｃ４では１系データ信号の遅延量の方が
少ない（Ｔｃ１＜Ｔｃ２）。その為ＲＡＳ動作により系
切替が行なわれると、各子局間での相対遅延量が変化す
る。例えば通信が行なわれている系が０系の時は子局Ａ
２が子局Ｃ４よりも先に（Ｔａ１＜Ｔｃ１）データを受
信していたものが１系に替わるとまったく逆転してしま
い（Ｔａ２＜Ｔｃ２）このためシステムが正常に動作し
なくなる。
【０００９】ここで各子局は受信したデータを一旦保持
し、一定時間後同時に出力することにより相対遅延量を
０にするが、この場合親局の送信するデータ信号のヘッ
ドビットの送信時点を基準位相とすれば、各子局はこの
時点からループ型伝送路の１周分の遅延量以上の時間を
置いた時点で同時に受信したデータ信号を読み出し出力
することが条件となる。
し、一定時間後同時に出力することにより相対遅延量を
０にするが、この場合親局の送信するデータ信号のヘッ
ドビットの送信時点を基準位相とすれば、各子局はこの
時点からループ型伝送路の１周分の遅延量以上の時間を
置いた時点で同時に受信したデータ信号を読み出し出力
することが条件となる。
【００１０】図２は、親局１のフレーム基準位相時点Ｐ
１から伝送路１周分遅延時間Ｙ後の時点Ｐ２を読出クロ
ック位相とした例を示したもので、各子局においてこの
時点Ｐ２を得るための方法を以下に説明する。例えば子
局Ａにおいては０系，１系のデータ信号のフレーム位相
の差Ｔａ２−Ｔａ１を抽出し、この１／２の遅延量Ｔａ
／２を求め、固定の遅延量α（α＝Ｙ／２）に対してこ
の遅延量Ｔａ／２を加減算し、（この場合先行する０系
データ信号を出力する時は加算，また後行の１系のデー
タ信号を出力する時は減算となる）この遅延量を出力す
る０系あるいは１系の絶対遅延量Ｔａ１あるいはＴａ２
後の時点、即ち書込クロック位相Ｐ３あるいはＰ４の時
点に加えることにより読出クロック位相Ｐ２の時点を得
ることができる。この方法によれば子局Ｂ，Ｃも同様に
共通のＰ２点を得ることができるのでこのタイミングの
読出クロックを用いることにより各子局はデータ信号を
相対遅延量なしに同時に出力することができる。
１から伝送路１周分遅延時間Ｙ後の時点Ｐ２を読出クロ
ック位相とした例を示したもので、各子局においてこの
時点Ｐ２を得るための方法を以下に説明する。例えば子
局Ａにおいては０系，１系のデータ信号のフレーム位相
の差Ｔａ２−Ｔａ１を抽出し、この１／２の遅延量Ｔａ
／２を求め、固定の遅延量α（α＝Ｙ／２）に対してこ
の遅延量Ｔａ／２を加減算し、（この場合先行する０系
データ信号を出力する時は加算，また後行の１系のデー
タ信号を出力する時は減算となる）この遅延量を出力す
る０系あるいは１系の絶対遅延量Ｔａ１あるいはＴａ２
後の時点、即ち書込クロック位相Ｐ３あるいはＰ４の時
点に加えることにより読出クロック位相Ｐ２の時点を得
ることができる。この方法によれば子局Ｂ，Ｃも同様に
共通のＰ２点を得ることができるのでこのタイミングの
読出クロックを用いることにより各子局はデータ信号を
相対遅延量なしに同時に出力することができる。
【００１１】次に図３を参照して本実施例の動作を説明
する。各子局は同じ構成であるので子局Ａの遅延時間差
補正装置２２について説明する。遅延時間差補正装置２
２は、送受信装置２１側から０系データ信号と１系デー
タ信号のうち選択された一方のデータ信号２０１と、こ
の入力データ信号のフレームのヘッドビットを抽出した
書込クロック２０３と、０系あるいは１系を選択したこ
とを示す選択信号２０７と、０系データ信号２０４と１
系データ信号２０５と、クロック２０６とを入力し、入
力データ信号２０１に遅延補正を加えたデータ信号２０
２を受信端末２３へ出力する。
する。各子局は同じ構成であるので子局Ａの遅延時間差
補正装置２２について説明する。遅延時間差補正装置２
２は、送受信装置２１側から０系データ信号と１系デー
タ信号のうち選択された一方のデータ信号２０１と、こ
の入力データ信号のフレームのヘッドビットを抽出した
書込クロック２０３と、０系あるいは１系を選択したこ
とを示す選択信号２０７と、０系データ信号２０４と１
系データ信号２０５と、クロック２０６とを入力し、入
力データ信号２０１に遅延補正を加えたデータ信号２０
２を受信端末２３へ出力する。
【００１２】遅延時間補正回路２２１はファーストイン
ファーストアウト（ＦＩＦＯ）形のメモリで構成され、
データ信号２０１を書込クロック２０３により逐次書き
込み一定時間後の読出クロック２０８により逐次読出さ
れデータ信号２０２を出力する。読出クロック２０８は
先の図２により説明したように親局からの伝送路遅延量
の変動に関係なく常に各子局が同タイミングで発生され
るものである。遅延差抽出回路２２２，メモリ２２３，
読出クロック発生回路２２４および断検出回路２２５は
この読出クロック２０８を発生する回路である。
ファーストアウト（ＦＩＦＯ）形のメモリで構成され、
データ信号２０１を書込クロック２０３により逐次書き
込み一定時間後の読出クロック２０８により逐次読出さ
れデータ信号２０２を出力する。読出クロック２０８は
先の図２により説明したように親局からの伝送路遅延量
の変動に関係なく常に各子局が同タイミングで発生され
るものである。遅延差抽出回路２２２，メモリ２２３，
読出クロック発生回路２２４および断検出回路２２５は
この読出クロック２０８を発生する回路である。
【００１３】遅延差抽出回路２２２は位相比較およびカ
ウンタ回路などから構成され、０系データ信号２０４と
１系データ信号２０５とを入力し、この両信号のフレー
ムビットの位相差を検出し、この検出出力をカウンタ値
に変換しこれを１／２にした値の信号を出力する。選択
信号２０７はデータ信号２０１が０系か１系かを示す選
択信号で出力信号に正負情報を与える。メモリ２２３は
あらかじめ固定の遅延量，この場合伝送路１周分の遅延
量の１／２のカウント値を保持している。この保持して
いるカウント値に遅延差抽出回路２２２からの出力信号
のカウント値を加減算する。
ウンタ回路などから構成され、０系データ信号２０４と
１系データ信号２０５とを入力し、この両信号のフレー
ムビットの位相差を検出し、この検出出力をカウンタ値
に変換しこれを１／２にした値の信号を出力する。選択
信号２０７はデータ信号２０１が０系か１系かを示す選
択信号で出力信号に正負情報を与える。メモリ２２３は
あらかじめ固定の遅延量，この場合伝送路１周分の遅延
量の１／２のカウント値を保持している。この保持して
いるカウント値に遅延差抽出回路２２２からの出力信号
のカウント値を加減算する。
【００１４】読出クロック発生回路２２４は書込クロッ
ク２０３とメモリ２２３の出力信号とを入力し書込クロ
ック２０３をメモリ２２３の出力信号の示すカウント値
だけ遅延させた読出クロック２０８を出力する。断検出
回路２２５は０系データ信号２０４と１系データ信号２
０５とを監視しこの断信号を出力する。
ク２０３とメモリ２２３の出力信号とを入力し書込クロ
ック２０３をメモリ２２３の出力信号の示すカウント値
だけ遅延させた読出クロック２０８を出力する。断検出
回路２２５は０系データ信号２０４と１系データ信号２
０５とを監視しこの断信号を出力する。
【００１５】尚メモリ２２３は遅延差抽出回路２２２か
らの入力信号がない時、あるいは断検出回路２２５から
の断信号と選択信号２０７とから選択していない系の入
力断があった時は保持値をそのまま出力する。
らの入力信号がない時、あるいは断検出回路２２５から
の断信号と選択信号２０７とから選択していない系の入
力断があった時は保持値をそのまま出力する。
【００１６】
【発明の効果】以上説明したように本発明は、各子局に
おいて親局からの伝送路遅延量を自動的に検出し０系，
１系間あるいは各子局間におけるこの遅延量の差を吸収
した時点で一斉に受信したデータを出力し同報性を確保
しているので、各子局毎に人手で伝送路遅延量の測定あ
るいは調整を行う必要がなくこの手間が省けるという効
果がある。
おいて親局からの伝送路遅延量を自動的に検出し０系，
１系間あるいは各子局間におけるこの遅延量の差を吸収
した時点で一斉に受信したデータを出力し同報性を確保
しているので、各子局毎に人手で伝送路遅延量の測定あ
るいは調整を行う必要がなくこの手間が省けるという効
果がある。
【図１】本発明の一実施例の遅延時間差補正装置を用い
た同報システムのブロック図である。
た同報システムのブロック図である。
【図２】図１における遅延時間差補正装置の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図３】図１における遅延時間差補正装置のブロック図
である。
である。
１ 親局 ２ 子局Ａ ３ 子局Ｂ ４ 子局Ｃ ５ 送信端末 ６〜８ 受信端末 ２１，３１，４１ 送受信装置 ２２，３２，４２ 遅延時間差補正装置 ２２１ 遅延時間補正回路 ２２２ 遅延差抽出回路 ２２３ メモリ ２２４ 読出クロック発生回路 ２２５ 断検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 洋昌 東京都港区三田一丁目４番28号日本電気ト ランスミッションエンジニアリング株式会 社内
Claims (3)
- 【請求項１】 双方向性のループ型伝送路の一方の伝送
路から受信された０系データ信号と反対方向の伝送路か
ら受信された１系データ信号のうち選択された一方のデ
ータ信号を書込クロックを用いてメモリに書込み前記０
系データ信号と前記１系信号とのデータフレームビット
列の遅延時間の差分より決定される時間だけ前記書込ク
ロックより遅延した読出クロックにより前記データ信号
を読出し出力することを特徴とするループ型伝送路にお
ける遅延時間差補正方法。 - 【請求項２】 双方向性のループ型伝送路の一方の伝送
路から受信された０系データ信号と他方の伝送路から受
信されたれた１系データ信号のうち選択された一方のデ
ータ信号をこのデータ信号に同期した書込クロックで逐
次書込み読出クロックにより逐次読出し出力する遅延時
間補正回路と、前記０系データ信号と前記１系データ信
号とのフレームビット列の遅延差分の１／２の値を示す
信号を出力する遅延差抽出回路と、あらかじめメモリさ
れた所定の遅延量を示す値に前記遅延差抽出回路の出力
値を加減算しこの結果値を示す信号を出力するメモリ
と、前記書込クロックより前記メモリの出力値が示す遅
延量だけタイミングの遅れた前記読出クロックを発生す
る読出クロック発生回路とを備えることを特徴とするル
ープ型伝送路受信装置における遅延時間差補正装置。 - 【請求項３】 前記メモリのあらかじめメモリされた所
定の遅延量は前記０系データ信号あるいは前記１系デー
タ信号が前記ループ型伝送路を半周伝搬した時の遅延時
間と等しいかあるいはこれ以上に設定することを特徴と
する請求項２記載のループ型伝送路における遅延時間差
補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22369992A JPH0669937A (ja) | 1992-08-24 | 1992-08-24 | ループ型伝送路における遅延時間差補正方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22369992A JPH0669937A (ja) | 1992-08-24 | 1992-08-24 | ループ型伝送路における遅延時間差補正方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669937A true JPH0669937A (ja) | 1994-03-11 |
Family
ID=16802274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22369992A Pending JPH0669937A (ja) | 1992-08-24 | 1992-08-24 | ループ型伝送路における遅延時間差補正方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669937A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919948B2 (en) | 2001-08-31 | 2005-07-19 | Seiko Epson Corporation | Liquid crystal panel, manufacturing method therefor, and electronic equipment |
| JP2010098476A (ja) * | 2008-10-15 | 2010-04-30 | Yamaha Corp | ネットワークシステム及び音響信号処理装置 |
| JP2013048477A (ja) * | 2012-10-30 | 2013-03-07 | Mitsubishi Electric Corp | 同期システム、タイムマスタ装置、タイムスレーブ装置及び同期方法 |
| US9166816B2 (en) | 2008-10-15 | 2015-10-20 | Yamaha Corporation | Network system and audio signal processor |
| JP2022029510A (ja) * | 2020-08-05 | 2022-02-18 | 株式会社明電舎 | 電力変換装置の光通信システムおよび光通信方法 |
-
1992
- 1992-08-24 JP JP22369992A patent/JPH0669937A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919948B2 (en) | 2001-08-31 | 2005-07-19 | Seiko Epson Corporation | Liquid crystal panel, manufacturing method therefor, and electronic equipment |
| JP2010098476A (ja) * | 2008-10-15 | 2010-04-30 | Yamaha Corp | ネットワークシステム及び音響信号処理装置 |
| US9166816B2 (en) | 2008-10-15 | 2015-10-20 | Yamaha Corporation | Network system and audio signal processor |
| JP2013048477A (ja) * | 2012-10-30 | 2013-03-07 | Mitsubishi Electric Corp | 同期システム、タイムマスタ装置、タイムスレーブ装置及び同期方法 |
| JP2022029510A (ja) * | 2020-08-05 | 2022-02-18 | 株式会社明電舎 | 電力変換装置の光通信システムおよび光通信方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000031951A (ja) | バースト同期回路 | |
| JPH0544043B2 (ja) | ||
| US7031347B2 (en) | Data communication link | |
| US7881290B2 (en) | Serial interface circuit and serial receiver | |
| JPH0669937A (ja) | ループ型伝送路における遅延時間差補正方法および装置 | |
| JP3125348B2 (ja) | パラレルビット同期方式 | |
| EP1317085B1 (en) | A method and circuit for initializing a de-skewing buffer in a clock forwarded system | |
| JP3031249B2 (ja) | 並列データ位相同期回路 | |
| US6081538A (en) | Resynchronization of data | |
| US6178470B1 (en) | Chip for CCSDS compatible serial data streams | |
| JP3278621B2 (ja) | データ伝送装置 | |
| JP2603608B2 (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JP2003244085A (ja) | 複数系統伝送路における位相合致制御システム及び位相合致制御方法 | |
| US7161986B2 (en) | Data transmission system and data transmitter/receiver for use therein, and method thereof | |
| JPH06209327A (ja) | ループ型ネットワークシステム | |
| JP3412927B2 (ja) | フレーム同期回路 | |
| JP2919212B2 (ja) | セルシーケンス同期回路の遅延減少方式 | |
| JP3246096B2 (ja) | ディジタル機器の自己診断装置 | |
| KR100228475B1 (ko) | 프레임 데이터 수신장치 | |
| JP3403501B2 (ja) | 受信データタイミング決定方法及びその回路 | |
| JPS63100844A (ja) | ル−プ伝送方式におけるビツト同期装置 | |
| JP3161795B2 (ja) | 位相制御装置 | |
| SU1732350A1 (ru) | Устройство дл сопр жени ЭВМ с линией св зи | |
| JP2658927B2 (ja) | 多重伝送方法およびその装置 | |
| JPH09322158A (ja) | 画像信号伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |