JPS6124852B2 - - Google Patents
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- JPS6124852B2 JPS6124852B2 JP55155683A JP15568380A JPS6124852B2 JP S6124852 B2 JPS6124852 B2 JP S6124852B2 JP 55155683 A JP55155683 A JP 55155683A JP 15568380 A JP15568380 A JP 15568380A JP S6124852 B2 JPS6124852 B2 JP S6124852B2
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- circuit
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- 230000015654 memory Effects 0.000 claims description 42
- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters And Equalizers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、遅延の異なる伝送路を介して並列伝
送されたデータに対して遅延を等化するための遅
延等化回路に関する。
送されたデータに対して遅延を等化するための遅
延等化回路に関する。
データ伝送方式のひとつに、通信の信頼度を向
上させるため、複数の伝送路にデータを分配して
並列伝送する方式である。この方式においては各
伝送路におけるデータの遅延時間は一般に異なる
ため、送信側で各伝送路に分配されたデータを受
信側でひとつのデータに再結合する際に、各伝送
路におけるデータの遅延時間を等化する遅延等化
回路が必要となる。
上させるため、複数の伝送路にデータを分配して
並列伝送する方式である。この方式においては各
伝送路におけるデータの遅延時間は一般に異なる
ため、送信側で各伝送路に分配されたデータを受
信側でひとつのデータに再結合する際に、各伝送
路におけるデータの遅延時間を等化する遅延等化
回路が必要となる。
従来このようなデータ伝送方式においては、送
信側において分配されたデータ列に対して、伝送
路上でのデータ相互間の最大遅延差Ｎの２倍以上
の長さのフレームを構成してデータを送出し、受
信側ではこの１フレームの各データを記憶できる
メモリを持ち、受信した入力データをフレーム単
位に記憶し、フレームの先頭ビツトを同期させて
読出すことにより、伝送路上でのデータの遅延差
を吸収する遅延等化回路をもつていた。しかしこ
の場合は、読出されたデータに１フレームの遅延
差が生じないようにある特定の入力データに着目
しておき、このデータのフレームの先頭ビツトが
書込まれたならば最大遅延差Ｎに相当する遅延を
メモリで持たせてから先頭ビツトを読出すように
していた。従つて前記方式によれば、遅延等化回
路のメモリ容量は１フレーム（遅延差の２倍以
上）必要となる。またデータの遅延が遅延メモリ
により最大Ｎビツト拡大することになる。これら
の点は伝送路上での入力データ相互間の遅延差が
大きくなるに従つて無視できない値となる欠点で
あつた。
信側において分配されたデータ列に対して、伝送
路上でのデータ相互間の最大遅延差Ｎの２倍以上
の長さのフレームを構成してデータを送出し、受
信側ではこの１フレームの各データを記憶できる
メモリを持ち、受信した入力データをフレーム単
位に記憶し、フレームの先頭ビツトを同期させて
読出すことにより、伝送路上でのデータの遅延差
を吸収する遅延等化回路をもつていた。しかしこ
の場合は、読出されたデータに１フレームの遅延
差が生じないようにある特定の入力データに着目
しておき、このデータのフレームの先頭ビツトが
書込まれたならば最大遅延差Ｎに相当する遅延を
メモリで持たせてから先頭ビツトを読出すように
していた。従つて前記方式によれば、遅延等化回
路のメモリ容量は１フレーム（遅延差の２倍以
上）必要となる。またデータの遅延が遅延メモリ
により最大Ｎビツト拡大することになる。これら
の点は伝送路上での入力データ相互間の遅延差が
大きくなるに従つて無視できない値となる欠点で
あつた。
本発明の目的は上述の欠点を解決し、遅延メモ
リのメモリ容量を最小にし、かつデータの遅延を
最小にする遅延等化回路を提供することにある。
リのメモリ容量を最小にし、かつデータの遅延を
最小にする遅延等化回路を提供することにある。
前記目的を達成するために、本発明の遅延等化
回路は、クロツク入力端子と、前記クロツク入力
端子のクロツクに同期しデータ相互間の相対遅延
差がＮビツト以内でＭ（Ｍ≧2N＋１）ビツトか
ら成るフレームを有するデータが入力するＱ個の
データ入力端子と、前記Ｑ個の入力データを遅延
メモリに書込む書込手段と、前記Ｑ個の入力デー
タを受けて前記Ｑ個の入力データ中最も遅延した
入力データを判定する判定手段と、前記判定手段
で判定した最も遅延した入力データと前記Ｑ個の
入力データとのそれぞれの遅延差を検出する遅延
差検出手段と、前記書込手段により書込まれたＱ
個のデータを前記遅延差検出手段により検出され
たそれぞれの遅延差に従つて読出制御をする読出
手段とから構成されている。
回路は、クロツク入力端子と、前記クロツク入力
端子のクロツクに同期しデータ相互間の相対遅延
差がＮビツト以内でＭ（Ｍ≧2N＋１）ビツトか
ら成るフレームを有するデータが入力するＱ個の
データ入力端子と、前記Ｑ個の入力データを遅延
メモリに書込む書込手段と、前記Ｑ個の入力デー
タを受けて前記Ｑ個の入力データ中最も遅延した
入力データを判定する判定手段と、前記判定手段
で判定した最も遅延した入力データと前記Ｑ個の
入力データとのそれぞれの遅延差を検出する遅延
差検出手段と、前記書込手段により書込まれたＱ
個のデータを前記遅延差検出手段により検出され
たそれぞれの遅延差に従つて読出制御をする読出
手段とから構成されている。
すなわち、複数Ｑ個の同一内容の入力データが
最大Ｎビツトの時間差をもつて入力するとき、こ
の時間差を零に等化して出力する遅延等化回路に
おいて、上記Ｑ個の入力データがそれぞれ書込ま
れる遅延メモリと、上記Ｑ個の入力データの各フ
レーム同期を検出するフレーム同期回路と、この
フレーム同期回路の出力に従い書込アドレスを記
憶する書込アドレス記憶回路と、上記Ｑ個の入力
データのうち最も遅れたデータのフレーム同期を
検出する判定回路と、上記Ｑ個の入力データ毎に
備えられこの判定回路の出力に従い上記書込アド
レス記憶回路の記憶内容がロードされ入力データ
に同期するクロツクにより計数され対応する遅延
メモリの読出アドレスを与える読出アドレスカウ
ンタとを備えたことを特徴とする。ただし、入力
データのフレーム長をＭビツトとするとき、 Ｎ≦Ｍ−１／２ であることとする。
最大Ｎビツトの時間差をもつて入力するとき、こ
の時間差を零に等化して出力する遅延等化回路に
おいて、上記Ｑ個の入力データがそれぞれ書込ま
れる遅延メモリと、上記Ｑ個の入力データの各フ
レーム同期を検出するフレーム同期回路と、この
フレーム同期回路の出力に従い書込アドレスを記
憶する書込アドレス記憶回路と、上記Ｑ個の入力
データのうち最も遅れたデータのフレーム同期を
検出する判定回路と、上記Ｑ個の入力データ毎に
備えられこの判定回路の出力に従い上記書込アド
レス記憶回路の記憶内容がロードされ入力データ
に同期するクロツクにより計数され対応する遅延
メモリの読出アドレスを与える読出アドレスカウ
ンタとを備えたことを特徴とする。ただし、入力
データのフレーム長をＭビツトとするとき、 Ｎ≦Ｍ−１／２ であることとする。
次にこのことを具体例について図面を参照して
説明する。第１図は従来例回路を示す回路構成図
である。第１図において、１はクロツク端子、２
はデータ入力端子、３はフレーム同期回路であ
る。第一のフレーム同期回路３ａは、第一のデー
タ入力端子２ａから入力データを受けてフレーム
同期パルスを検出した後、書込アドレスを発生す
る第一の書込アドレスカウンタ４ａを初期設定す
る。第一の遅延メモリ５ａは、第一のデータ入力
端子２ａからの入力データを第一の書込アドレス
カウンタ４ａのアドレスに従つてメモリに書込
む。同様に第二のデータ入力端子２ｂおよび第三
のデータ入力端子２ｃからの入力データもそれぞ
れの遅延メモリ５ｂおよび５ｃに書込まれる。読
出アドレスカウンタ６は第一のフレーム同期パル
ス検出時に、第一のフレーム同期回路３ａから制
御御を受け初期設定されて、第一の遅延メモリ５
ａ、第二の遅延メモリ５ｂ、および第三の遅延メ
モリ５ｃにそれぞれ読出アドレスを与える。各遅
延メモリ５ａ，５ｂ，５ｃは、読出アドレスカウ
ンタ６の読出アドレスに応答して、第一の入力デ
ータ、第二の入力データ、および第三の入力デー
タを読出す。
説明する。第１図は従来例回路を示す回路構成図
である。第１図において、１はクロツク端子、２
はデータ入力端子、３はフレーム同期回路であ
る。第一のフレーム同期回路３ａは、第一のデー
タ入力端子２ａから入力データを受けてフレーム
同期パルスを検出した後、書込アドレスを発生す
る第一の書込アドレスカウンタ４ａを初期設定す
る。第一の遅延メモリ５ａは、第一のデータ入力
端子２ａからの入力データを第一の書込アドレス
カウンタ４ａのアドレスに従つてメモリに書込
む。同様に第二のデータ入力端子２ｂおよび第三
のデータ入力端子２ｃからの入力データもそれぞ
れの遅延メモリ５ｂおよび５ｃに書込まれる。読
出アドレスカウンタ６は第一のフレーム同期パル
ス検出時に、第一のフレーム同期回路３ａから制
御御を受け初期設定されて、第一の遅延メモリ５
ａ、第二の遅延メモリ５ｂ、および第三の遅延メ
モリ５ｃにそれぞれ読出アドレスを与える。各遅
延メモリ５ａ，５ｂ，５ｃは、読出アドレスカウ
ンタ６の読出アドレスに応答して、第一の入力デ
ータ、第二の入力データ、および第三の入力デー
タを読出す。
第２図は第１図のタイムチヤートである。第２
図において、d1，d2，d3はそれぞれ第一、第二、
第三のデータ入力端子２ａ，２ｂ，２ｃに入力さ
れる入力データ、e1，e2，e3はそれぞれ第一、第
二、第三の書込アドレスカウンタ４ａ，４ｂ，４
ｃのアドレスを示す。またｆは読出アドレスカウ
ンタ６のアドレス、ｇは第一、第二、第三のデー
タ出力端子７ａ，７ｂ，７ｃから出力する遅延等
化されたデータである。さらにＮは入力データ相
互間の最大遅延差、Ｍはフレーム長である。
図において、d1，d2，d3はそれぞれ第一、第二、
第三のデータ入力端子２ａ，２ｂ，２ｃに入力さ
れる入力データ、e1，e2，e3はそれぞれ第一、第
二、第三の書込アドレスカウンタ４ａ，４ｂ，４
ｃのアドレスを示す。またｆは読出アドレスカウ
ンタ６のアドレス、ｇは第一、第二、第三のデー
タ出力端子７ａ，７ｂ，７ｃから出力する遅延等
化されたデータである。さらにＮは入力データ相
互間の最大遅延差、Ｍはフレーム長である。
入力データd1は、第一のフレーム同期回路３ａ
でフレーム同期パルスを検出され（第２図F1，
F2，……）、第一の書込アドレスカウンタ４ａの
アドレスe1を初期設定する（第２図０）このアド
レスカウンタ４ａのアドレスe1によつて、入力デ
ータd1は第一の遅延メモリ５ａに書込まれる。同
様に入力データd2は、第二の書込アドレスカウン
タ４ｂのアドレスe2によつて、入力データd3は、
第三の書込アドレスカウンタ４ｃのアドレスe3に
よつてそれぞれ遅延メモリ５ｂ，５ｃに書込まれ
る。入力データd1は基準となるデータであり、こ
のデータ書込アドレスe1に対して読出アドレスカ
ウンタ６のアドレスｆをＮビツト遅延して動作す
るよう制御をかける。この読出アドレスｆによつ
てそれぞれのデータを読出すことにより遅延等化
されたデータｇが読出される。
でフレーム同期パルスを検出され（第２図F1，
F2，……）、第一の書込アドレスカウンタ４ａの
アドレスe1を初期設定する（第２図０）このアド
レスカウンタ４ａのアドレスe1によつて、入力デ
ータd1は第一の遅延メモリ５ａに書込まれる。同
様に入力データd2は、第二の書込アドレスカウン
タ４ｂのアドレスe2によつて、入力データd3は、
第三の書込アドレスカウンタ４ｃのアドレスe3に
よつてそれぞれ遅延メモリ５ｂ，５ｃに書込まれ
る。入力データd1は基準となるデータであり、こ
のデータ書込アドレスe1に対して読出アドレスカ
ウンタ６のアドレスｆをＮビツト遅延して動作す
るよう制御をかける。この読出アドレスｆによつ
てそれぞれのデータを読出すことにより遅延等化
されたデータｇが読出される。
従つてこのような従来の回路によれば、遅延メ
モリの容量は１フレーム分必要となり、また遅延
メモリにより最大Ｎビツトの遅延が加わる。
モリの容量は１フレーム分必要となり、また遅延
メモリにより最大Ｎビツトの遅延が加わる。
第３図は本発明一実施例回路の構成図である。
第３図において、クロツク端子１は書込アドレス
カウンタ４、フレーム同期回路３ａ，３ｂ，３
ｃ、および読出アドレスカウンタ９ａ，９ｂ，９
ｃの各クロツク入力に接続される。この書込アド
レスカウンタ４の出力は、書込アドレス記憶回路
１０ａ，１０ｂ，１０ｃおよび遅延メモリ５ａ，
５ｂ，５ｃの各書込アドレス入力に接続される。
第３図において、クロツク端子１は書込アドレス
カウンタ４、フレーム同期回路３ａ，３ｂ，３
ｃ、および読出アドレスカウンタ９ａ，９ｂ，９
ｃの各クロツク入力に接続される。この書込アド
レスカウンタ４の出力は、書込アドレス記憶回路
１０ａ，１０ｂ，１０ｃおよび遅延メモリ５ａ，
５ｂ，５ｃの各書込アドレス入力に接続される。
データ入力端子２ａ，２ｂ，２ｃは、それぞれ
遅延メモリ５ａ，５ｂ，５ｃおよびフレーム同期
回路３ａ，３ｂ，３ｃの各データ入力に接続され
る。このフレーム同期回路３ａ，３ｂ，３ｃの各
出力は、それぞれ書込アドレス記憶回路１０ａ，
１０ｂ，１０ｃの各入力に接続される。この書込
アドレス記憶回路１０ａ，１０ｂ，１０ｃの各出
力は、それぞれ読出アドレスカウンタ９ａ，９
ｂ，９ｃの各入力に接続される。
遅延メモリ５ａ，５ｂ，５ｃおよびフレーム同期
回路３ａ，３ｂ，３ｃの各データ入力に接続され
る。このフレーム同期回路３ａ，３ｂ，３ｃの各
出力は、それぞれ書込アドレス記憶回路１０ａ，
１０ｂ，１０ｃの各入力に接続される。この書込
アドレス記憶回路１０ａ，１０ｂ，１０ｃの各出
力は、それぞれ読出アドレスカウンタ９ａ，９
ｂ，９ｃの各入力に接続される。
またフレーム同期回路３ａ，３ｂ，３ｃの各出
力の一部は分岐して、判定回路１１内に設けられ
たアンドゲート１２の入力に接続される。このア
ンドゲート１２の出力は、判性回路１１内のシフ
トレジスタ１３およびアンドゲート１４の各入力
に接続される。このシフトレジスタ１３のクロツ
ク入力にはクロツク入力端子１が接続され、その
出力がアンドゲート１４の他の入力に接続され
る。このアンドゲート１４の出力は、ロードパル
スとして読出アドレス発生回路９ａ，９ｂ，９ｃ
の各入力に接続される。さらに読出アドレス発生
回路９ａ，９ｂ，９ｃの各出力は、それぞれ遅延
メモリ５ａ，５ｂ，５ｃの読出アドレス入力に接
続され、この遅延メモリ５ａ，５ｂ，５ｃの各出
力はデータ出力端子７ａ，７ｂ，７ｃにそれぞれ
接続される。
力の一部は分岐して、判定回路１１内に設けられ
たアンドゲート１２の入力に接続される。このア
ンドゲート１２の出力は、判性回路１１内のシフ
トレジスタ１３およびアンドゲート１４の各入力
に接続される。このシフトレジスタ１３のクロツ
ク入力にはクロツク入力端子１が接続され、その
出力がアンドゲート１４の他の入力に接続され
る。このアンドゲート１４の出力は、ロードパル
スとして読出アドレス発生回路９ａ，９ｂ，９ｃ
の各入力に接続される。さらに読出アドレス発生
回路９ａ，９ｂ，９ｃの各出力は、それぞれ遅延
メモリ５ａ，５ｂ，５ｃの読出アドレス入力に接
続され、この遅延メモリ５ａ，５ｂ，５ｃの各出
力はデータ出力端子７ａ，７ｂ，７ｃにそれぞれ
接続される。
第４図は第３図に示したフレーム同期回路３の
詳細な回路構成図である。フレーム同期回路３
は、同期パターン比較回路１５、フレームカウン
タ１６およびRSフリツプフロツプ１７により構
成されている。
詳細な回路構成図である。フレーム同期回路３
は、同期パターン比較回路１５、フレームカウン
タ１６およびRSフリツプフロツプ１７により構
成されている。
同期パターン比較回路１５の一方の入力はデー
タ入力端子２に接続される。この比較回路１５
は、この回路１５の他の入力であるフレームカウ
ンタ１６からの同期ビツト位置を示すパルスを受
けて同期パターンが一致しているか否かを検出
し、不一致の場合にフレームカウンタ１６とセツ
トし直し、同期パターン検出位置を修正する。こ
の比較回路１５の不一致出力はフレームカウンタ
１６のリセツト入力に接続される。
タ入力端子２に接続される。この比較回路１５
は、この回路１５の他の入力であるフレームカウ
ンタ１６からの同期ビツト位置を示すパルスを受
けて同期パターンが一致しているか否かを検出
し、不一致の場合にフレームカウンタ１６とセツ
トし直し、同期パターン検出位置を修正する。こ
の比較回路１５の不一致出力はフレームカウンタ
１６のリセツト入力に接続される。
このフレームカウンタ１６にはクロツク入力端
子１からクロツクが入力され、各２つの桁の内容
からRSフリツプフロツプ１７にこのセツト信
号、リセツト信号となるパルスを送出する。この
フリツプフロツプ１の出力はフレーム同期パルス
となつて書込アドレス記憶回路１０の入力に接続
される。
子１からクロツクが入力され、各２つの桁の内容
からRSフリツプフロツプ１７にこのセツト信
号、リセツト信号となるパルスを送出する。この
フリツプフロツプ１の出力はフレーム同期パルス
となつて書込アドレス記憶回路１０の入力に接続
される。
このような構成で、本実施例の動作を説明す
る。ここで本実施例回路のフレーム長Ｍを25、入
力データ相互間の最大遅延差Ｎを10、遅延メモリ
のメモリ容量Ｋを12とする。第５図は第４図に示
したフレーム同期回路３の動作タイムチヤートで
ある。第５図において各符号は第４図の各信号線
に示される符号である。
る。ここで本実施例回路のフレーム長Ｍを25、入
力データ相互間の最大遅延差Ｎを10、遅延メモリ
のメモリ容量Ｋを12とする。第５図は第４図に示
したフレーム同期回路３の動作タイムチヤートで
ある。第５図において各符号は第４図の各信号線
に示される符号である。
フレームカウンタ１６は、クロツク入力端子１
からのクロツク（第５図ｈ）に応答して計数を行
い（第５図ｉ）、同期パターン比較パルス（第５
図ｊ）を同期パターン比較回路１５に供給する。
またフレームカウンタ１６はRSフリツプフロツ
プ１７にセツトパルス（第５図ｊ）とリセツトパ
ルス（第５図ｋ）とを供給する。RSフリツプフ
ロツプ１７はセツトパルス（第５図ｊ）とリセツ
トパルス（第５図ｋ）に応答して、11ビツト幅の
フレーム同期パルス（第５図ｌ）を出力する。第
５図ｄはこのフレーム同期回路の入力データ列を
示す。
からのクロツク（第５図ｈ）に応答して計数を行
い（第５図ｉ）、同期パターン比較パルス（第５
図ｊ）を同期パターン比較回路１５に供給する。
またフレームカウンタ１６はRSフリツプフロツ
プ１７にセツトパルス（第５図ｊ）とリセツトパ
ルス（第５図ｋ）とを供給する。RSフリツプフ
ロツプ１７はセツトパルス（第５図ｊ）とリセツ
トパルス（第５図ｋ）に応答して、11ビツト幅の
フレーム同期パルス（第５図ｌ）を出力する。第
５図ｄはこのフレーム同期回路の入力データ列を
示す。
第６図は第３図に示した本実施例回路の動作タ
イムチヤートである。第６図において各符号は第
３図の各信号線に示される符号である。書込アド
レスカウンタ４は、クロツク入力端子１からのク
ロツク（第６図ｈ）に応答して、各遅延メモリ５
ａ，５ｂ，５ｃに入力データ（第６図d1，d2，
d3）をそれぞれ書込むための書込アドレス（第６
図ｅ）を発生し、各遅延メモリ５ａ，５ｂ，５ｃ
に供給する。
イムチヤートである。第６図において各符号は第
３図の各信号線に示される符号である。書込アド
レスカウンタ４は、クロツク入力端子１からのク
ロツク（第６図ｈ）に応答して、各遅延メモリ５
ａ，５ｂ，５ｃに入力データ（第６図d1，d2，
d3）をそれぞれ書込むための書込アドレス（第６
図ｅ）を発生し、各遅延メモリ５ａ，５ｂ，５ｃ
に供給する。
また各入力データは、それぞれのフレーム同期
回路３ａ，３ｂ，３ｃに供給される。各フレーム
同期回路３ａ，３ｂ，３ｃは、クロツク（第６図
ｈ）に同期した入力データ（第６図d1，d2，d3）
と（第６図ｈ）を受けてそれぞれフレーム同期を
とり、フレーム同期パルス（第６図l1，l2，l3）を
それぞれ出力する。
回路３ａ，３ｂ，３ｃに供給される。各フレーム
同期回路３ａ，３ｂ，３ｃは、クロツク（第６図
ｈ）に同期した入力データ（第６図d1，d2，d3）
と（第６図ｈ）を受けてそれぞれフレーム同期を
とり、フレーム同期パルス（第６図l1，l2，l3）を
それぞれ出力する。
書込アドレス記憶回路１０ａ，１０ｂ，１０ｃ
は、常時書込アドレス（第６図ｅ）を監視し、各
フレーム同期パルス（第６図l1，l2，l3）に応答し
て、各フレーム同期パルスの書込アドレスを記憶
する（第６図m1，m2，m3）。この記憶された書
込アドレス（第６図m1，m2，m3）の相互間の差
がデータ相互間の遅延差となり、この書込アドレ
ス記憶回路１０ａ，１０ｂ，１０ｃにそれぞれ記
憶された書込アドレスの値が各読出アドレスカウ
ンタ９ａ，９ｂ，９ｃを制御する。
は、常時書込アドレス（第６図ｅ）を監視し、各
フレーム同期パルス（第６図l1，l2，l3）に応答し
て、各フレーム同期パルスの書込アドレスを記憶
する（第６図m1，m2，m3）。この記憶された書
込アドレス（第６図m1，m2，m3）の相互間の差
がデータ相互間の遅延差となり、この書込アドレ
ス記憶回路１０ａ，１０ｂ，１０ｃにそれぞれ記
憶された書込アドレスの値が各読出アドレスカウ
ンタ９ａ，９ｂ，９ｃを制御する。
また３つのフレーム同期パルス（第６図l1，
l2，l3）は判定回路１１内のアンドゲート１２によ
り論理積がとられ、３個の入力データ中最も遅延
した入力データのフレーム同期パルス（第６図
l2）の立上り点を検出し、この立上り点をシフト
レジスタ１３とアンドゲート１４とにより微分
し、各読出アドレスカウンタ９ａ，９ｂ，９ｃの
ロードパルス（第６図ｎ）として供給する。
l2，l3）は判定回路１１内のアンドゲート１２によ
り論理積がとられ、３個の入力データ中最も遅延
した入力データのフレーム同期パルス（第６図
l2）の立上り点を検出し、この立上り点をシフト
レジスタ１３とアンドゲート１４とにより微分
し、各読出アドレスカウンタ９ａ，９ｂ，９ｃの
ロードパルス（第６図ｎ）として供給する。
次いで各読出アドレスカウンタ９ａ，９ｂ，９
ｃは、前記記ロードパルス（第６図ｎ）に応答し
て、各入力データの遅延差に相当するアドレス
（第６図ｎ）をロードし、ロードされた値から第
一の読出アドレスカウンタ９ａは、第一の遅延メ
モリ５ａの読出アドレス（第６図p1）を、第二の
読出アドレスカウンタ９ｂは、第二の遅延メモリ
５ｂの読出アドレス（第６図p2）を、第三の読出
アドレスカウンタ９ｃは、第三の遅延メモリ５ｃ
の読出アドレス（第６図p3）をそれぞれ発生し、
書込アドレス（第６図ｅ）により、それぞれの遅
延メモリに書込まれたデータを読出す。各読出ア
ドレス（第６図p1，p2，p3）によつて読出された
第一のデータ（第６図g1）、第二のデータ（第６
図g2）、および第三のデータ（第６図g3）は全てフ
レーム同期ビツトが一致し、遅延が等化されて出
力される。
ｃは、前記記ロードパルス（第６図ｎ）に応答し
て、各入力データの遅延差に相当するアドレス
（第６図ｎ）をロードし、ロードされた値から第
一の読出アドレスカウンタ９ａは、第一の遅延メ
モリ５ａの読出アドレス（第６図p1）を、第二の
読出アドレスカウンタ９ｂは、第二の遅延メモリ
５ｂの読出アドレス（第６図p2）を、第三の読出
アドレスカウンタ９ｃは、第三の遅延メモリ５ｃ
の読出アドレス（第６図p3）をそれぞれ発生し、
書込アドレス（第６図ｅ）により、それぞれの遅
延メモリに書込まれたデータを読出す。各読出ア
ドレス（第６図p1，p2，p3）によつて読出された
第一のデータ（第６図g1）、第二のデータ（第６
図g2）、および第三のデータ（第６図g3）は全てフ
レーム同期ビツトが一致し、遅延が等化されて出
力される。
なお上述した実施例では、受信データ数を３と
したが、任意の数をとることができる。さらに、
フレーム長Ｍを25、入力データ相互間の最大遅延
差Ｎを10、遅延メモリのメモリ容量Ｋを12とした
が、フレーム同期パルススの幅をＪとすれば、こ
れらのＪ、Ｋ、Ｍ、Ｎが次の３つの式を同時に満
足する数値であれば、これらの数値は、任意の値
をとることができる。
したが、任意の数をとることができる。さらに、
フレーム長Ｍを25、入力データ相互間の最大遅延
差Ｎを10、遅延メモリのメモリ容量Ｋを12とした
が、フレーム同期パルススの幅をＪとすれば、こ
れらのＪ、Ｋ、Ｍ、Ｎが次の３つの式を同時に満
足する数値であれば、これらの数値は、任意の値
をとることができる。
Ｋ≧Ｎ＋２
Ｍ≧2N＋１
Ｍ−Ｎ≧Ｊ≧Ｎ＋１
以上述べたように、本発明によれば、数個の入
力データ中最も遅延した入力データを判定し、こ
の入力データと各入力データとのそれぞれの遅延
差を検出して、この遅延差に従つて遅延メモリに
書込まれた各データを読出制御することにより、
例えば、入力データ相互間の最大遅延差をＮビツ
トとすれば、従来方式では遅延メモリのメモリ量
は2Nビツト以上必要であり、最大遅延量も2Nで
あるが、本発明では、遅延メモリのメモリ量は
（Ｎ＋２）ビツトで十分であり、最大遅延量は
（Ｎ＋１）ビツトであるので、遅延メモリの容量
を小さくすることができ、かつデータの遅延量を
最小にすることができる。
力データ中最も遅延した入力データを判定し、こ
の入力データと各入力データとのそれぞれの遅延
差を検出して、この遅延差に従つて遅延メモリに
書込まれた各データを読出制御することにより、
例えば、入力データ相互間の最大遅延差をＮビツ
トとすれば、従来方式では遅延メモリのメモリ量
は2Nビツト以上必要であり、最大遅延量も2Nで
あるが、本発明では、遅延メモリのメモリ量は
（Ｎ＋２）ビツトで十分であり、最大遅延量は
（Ｎ＋１）ビツトであるので、遅延メモリの容量
を小さくすることができ、かつデータの遅延量を
最小にすることができる。
上記説明用の図面では最大遅延差Ｎを10ビツト
としたが、実際に本装置の適用される回線では、
データ速度が1.5Mb/sであつて、並列４回線で最
大遅延差Ｎは約4Kビツトになる。従つて、本発
明により経済化されるメモリ容量および遅延ビツ
トは大きく、本発明を実施することにより得られ
る効果は大きい。
としたが、実際に本装置の適用される回線では、
データ速度が1.5Mb/sであつて、並列４回線で最
大遅延差Ｎは約4Kビツトになる。従つて、本発
明により経済化されるメモリ容量および遅延ビツ
トは大きく、本発明を実施することにより得られ
る効果は大きい。
第１図は従来例回路の回路構成図。第２図は従
来例回路のタイムチヤート。第３図は本発明実施
例回路の回路構成図。第４図は同フレーム同期回
路の回路構成図。第５図および第６図の本発明実
施例回路のタイムチヤート。 １……クロツク端子、２……データ入力端子、
３……フレーム同期回路、４……書込アドレスカ
ウンタ、５……遅延メモリ、６……読出アドレス
カウンタ、７……データ出力端子、９……読出ア
ドレスカウンタ、１０……書込アドレス記憶回
路、１１……判定回路、１２……アンドゲート、
１３……シフトレジスタ、１４……アンドゲー
ト、１５……同期パターン比較回路、１６……フ
レームカウンタ、１７……RSフリツプフロツ
プ。
来例回路のタイムチヤート。第３図は本発明実施
例回路の回路構成図。第４図は同フレーム同期回
路の回路構成図。第５図および第６図の本発明実
施例回路のタイムチヤート。 １……クロツク端子、２……データ入力端子、
３……フレーム同期回路、４……書込アドレスカ
ウンタ、５……遅延メモリ、６……読出アドレス
カウンタ、７……データ出力端子、９……読出ア
ドレスカウンタ、１０……書込アドレス記憶回
路、１１……判定回路、１２……アンドゲート、
１３……シフトレジスタ、１４……アンドゲー
ト、１５……同期パターン比較回路、１６……フ
レームカウンタ、１７……RSフリツプフロツ
プ。
Claims (1)
- １ 複数Ｑ個の同一内容の入力データが最大Ｎビ
ツトの時間差をもつて入力するき、この時間差を
零に等化して出力する遅延等化回路において、上
記Ｑ個の入力データがそれぞれ書込まれる遅延メ
モリと、上記Ｑ個の入力データの各フレーム同期
を検出するフレーム同期回路と、このフレーム同
期回路の出力に従い書込アドレスを記憶する書込
アドレス記憶回路と、上記Ｑ個の入力データのう
ち最も遅れたデータのフレーム同期を検出する判
定回路と、上記Ｑ個の入力データ毎に備えられこ
の判定回路の出力に従い上記書込アドレス記憶回
路の記憶内容がロードされ入力データに同期する
クロツクにより計数され対応する上記遅延メモリ
の読出アドレスを与える読出アドレスカウンタと
を備えたことを特徴とする遅延等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155683A JPS5779738A (en) | 1980-11-05 | 1980-11-05 | Delay equalizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155683A JPS5779738A (en) | 1980-11-05 | 1980-11-05 | Delay equalizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5779738A JPS5779738A (en) | 1982-05-19 |
| JPS6124852B2 true JPS6124852B2 (ja) | 1986-06-12 |
Family
ID=15611276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55155683A Granted JPS5779738A (en) | 1980-11-05 | 1980-11-05 | Delay equalizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5779738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03124351U (ja) * | 1990-03-29 | 1991-12-17 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260941A (ja) * | 1988-04-11 | 1989-10-18 | Nec Corp | 多重装置 |
| JPH02192240A (ja) * | 1988-10-17 | 1990-07-30 | Fujitsu Ltd | 伝送遅延補正方式 |
| JPH0448839A (ja) * | 1990-06-16 | 1992-02-18 | Fujitsu Ltd | 受信データ同期回路 |
| JP2713009B2 (ja) * | 1992-04-10 | 1998-02-16 | 日本電気株式会社 | 遅延時間差吸収装置 |
-
1980
- 1980-11-05 JP JP55155683A patent/JPS5779738A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03124351U (ja) * | 1990-03-29 | 1991-12-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5779738A (en) | 1982-05-19 |
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