JP3348247B2 - データ遅延制御方式 - Google Patents
データ遅延制御方式Info
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- JP3348247B2 JP3348247B2 JP00350492A JP350492A JP3348247B2 JP 3348247 B2 JP3348247 B2 JP 3348247B2 JP 00350492 A JP00350492 A JP 00350492A JP 350492 A JP350492 A JP 350492A JP 3348247 B2 JP3348247 B2 JP 3348247B2
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- Synchronisation In Digital Transmission Systems (AREA)
- Radio Relay Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデータ遅延制御方式に関
し、特に衛星通信によるデータ多重通信ネットワークに
おいて、メモリに受信されたデータの書き込みと読み出
しを交互に行う場合に、その時間シーケンスを改良した
データ遅延制御方式に関する。
し、特に衛星通信によるデータ多重通信ネットワークに
おいて、メモリに受信されたデータの書き込みと読み出
しを交互に行う場合に、その時間シーケンスを改良した
データ遅延制御方式に関する。
【０００２】
【従来の技術】従来この種のデータ遅延制御方式は、連
続する受信データ列を入力して随時書き込み読みだし可
能なメモリを１個あるいは複数個並列に接続して構成さ
れている。これらのメモリに書き込みと読み出し動作が
一致することなく作用する２つ以上の異なるメモリ回路
と、受信データ列に付随するクロックで動作するメモリ
書き込みアドレス制御部と、メモリを読み出すクロック
で動作するメモリ読み出しアドレス制御部とを有してい
る。これらの書き込み読み出し動作は、１つの受信デー
タ列をそれぞれ異なる時間に交互にそれぞれの２つのメ
モリ回路に書き込むとき、メモリ書き込みアドレス制御
回路はそれぞれのメモリ回路にそれぞれ同じ時間位相を
持つ書き込みアドレス制御を行ない、メモリ読み出しは
書き込み完了時から前記データ列の伝送路遅延時間変動
より少し遅れた時間経過後に行う。このメモリ読み出し
動作は最初に設定された時間位相を基準とするメモリ読
み出しアドレス制御に従って、メモリ回路のいずれか１
つのメモリから交互に随時読み出しする制御を行なうデ
ータ遅延制御方式である。
続する受信データ列を入力して随時書き込み読みだし可
能なメモリを１個あるいは複数個並列に接続して構成さ
れている。これらのメモリに書き込みと読み出し動作が
一致することなく作用する２つ以上の異なるメモリ回路
と、受信データ列に付随するクロックで動作するメモリ
書き込みアドレス制御部と、メモリを読み出すクロック
で動作するメモリ読み出しアドレス制御部とを有してい
る。これらの書き込み読み出し動作は、１つの受信デー
タ列をそれぞれ異なる時間に交互にそれぞれの２つのメ
モリ回路に書き込むとき、メモリ書き込みアドレス制御
回路はそれぞれのメモリ回路にそれぞれ同じ時間位相を
持つ書き込みアドレス制御を行ない、メモリ読み出しは
書き込み完了時から前記データ列の伝送路遅延時間変動
より少し遅れた時間経過後に行う。このメモリ読み出し
動作は最初に設定された時間位相を基準とするメモリ読
み出しアドレス制御に従って、メモリ回路のいずれか１
つのメモリから交互に随時読み出しする制御を行なうデ
ータ遅延制御方式である。
【０００３】
【発明が解決しようとする課題】この従来のデータ遅延
制御方式では、書き込みと読み出しのクロック周波数が
異っているので、書き込みと読み出しを制御するそれぞ
れ異なったクロック周波数の差で生ずる時間差の積算時
間が受信データ列のおのおの１ビットの時間幅を合計し
た時間、すなわち、メモリの蓄積可能なビット数の積を
超える程に大きくなった場合には、書き込みと読み出し
を交互に行なうメモリの制御において読み出しが完了す
る前に新たなデータが書き込まれる事態が生じることが
ある。この状況は、メモリ入力されるデータ列が長期的
な時間変動を含む性質があるデータネットワークにおい
ては原理的に回避できない現象であり、また仮に書き込
み読み出しクロック周波数差を限りなくゼロに近づけた
としても、種々の伝送路長の差および通信衛星の軌道上
の位置変動に起因する伝送路長の変動があるので回避で
きない。一方メモリの蓄積容量には経済的に実現できる
限界があり特に通信データ速度が高速になるに従って一
定時間の遅延吸収に要するメモリの蓄積ビット数はデー
タ速度の指数関数的に増大し、メモリの動作速度上の限
界を超えることになりいずれ実現不可能となるという欠
点を有している。
制御方式では、書き込みと読み出しのクロック周波数が
異っているので、書き込みと読み出しを制御するそれぞ
れ異なったクロック周波数の差で生ずる時間差の積算時
間が受信データ列のおのおの１ビットの時間幅を合計し
た時間、すなわち、メモリの蓄積可能なビット数の積を
超える程に大きくなった場合には、書き込みと読み出し
を交互に行なうメモリの制御において読み出しが完了す
る前に新たなデータが書き込まれる事態が生じることが
ある。この状況は、メモリ入力されるデータ列が長期的
な時間変動を含む性質があるデータネットワークにおい
ては原理的に回避できない現象であり、また仮に書き込
み読み出しクロック周波数差を限りなくゼロに近づけた
としても、種々の伝送路長の差および通信衛星の軌道上
の位置変動に起因する伝送路長の変動があるので回避で
きない。一方メモリの蓄積容量には経済的に実現できる
限界があり特に通信データ速度が高速になるに従って一
定時間の遅延吸収に要するメモリの蓄積ビット数はデー
タ速度の指数関数的に増大し、メモリの動作速度上の限
界を超えることになりいずれ実現不可能となるという欠
点を有している。
【０００４】
【課題を解決するための手段】本発明のデータ遅延制御
方式は、連続する受信データ列とこの受信データ列に付
随する書き込みクロックとを入力し、随時書き込み読み
だし可能な複数個の直並列接続されたメモリと、これら
のメモリに受信データ列に付随するクロックで書き込み
制御するメモリ書き込みアドレス制御部と、前記メモリ
から読み出すクロックで動作するメモリ読み出しアドレ
ス制御部とを有するデータ遅延制御方式において、前記
メモリを並列に最低３組以上配置し、１つの受信データ
列を同時にそれぞれのメモリに書き込み前記メモリ書き
込みアドレス制御部は複数のメモリにそれぞれ異なる任
意の時間位相を持つ書き込みアドレス制御を行ない、メ
モリの読み出しを書き込み完了時から前記データ列の伝
送路遅延時間変動より少し遅れた時間経過後に行う場合
に、この前記複数の書き込み制御信号と前記読み出し制
御信号とをそれぞれ比較判定する位相比較判定器と、こ
の位相比較判定結果を認知し書き込み読み出しの時間位
相余裕を判定してメモリを選択して読み出す選択回路と
を有する。
方式は、連続する受信データ列とこの受信データ列に付
随する書き込みクロックとを入力し、随時書き込み読み
だし可能な複数個の直並列接続されたメモリと、これら
のメモリに受信データ列に付随するクロックで書き込み
制御するメモリ書き込みアドレス制御部と、前記メモリ
から読み出すクロックで動作するメモリ読み出しアドレ
ス制御部とを有するデータ遅延制御方式において、前記
メモリを並列に最低３組以上配置し、１つの受信データ
列を同時にそれぞれのメモリに書き込み前記メモリ書き
込みアドレス制御部は複数のメモリにそれぞれ異なる任
意の時間位相を持つ書き込みアドレス制御を行ない、メ
モリの読み出しを書き込み完了時から前記データ列の伝
送路遅延時間変動より少し遅れた時間経過後に行う場合
に、この前記複数の書き込み制御信号と前記読み出し制
御信号とをそれぞれ比較判定する位相比較判定器と、こ
の位相比較判定結果を認知し書き込み読み出しの時間位
相余裕を判定してメモリを選択して読み出す選択回路と
を有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のデータ遅延制御方式のブ
ロック図である。図１において時間的に間欠することな
く連続する受信データ列Ｄｉと受信データ列に付随する
書き込みクロックＣｉを入力する。随時書き込み読みだ
し可能なメモリ５〜７を１個あるいは複数個用いてこれ
を並列または直並列接続して構成する。このメモリ５〜
７内には書き込みと読み出し動作が同一のメモリに対し
て一致することなく作用する３つの異なるメモリ回路ｍ
１〜ｍ３を有する。また、受信データ列に付随する書き
込みクロックＣｉで動作するメモリ書き込みアドレス制
御部１〜３と、メモリを読み出すクロックＣｏで動作す
るメモリ読み出しアドレス制御部８と、メモリ５〜７か
らの読み出しデータを選択出力するセレクタ９と、後述
する読み出しクロックの位相比較判定器１０とを有す
る。
る。図１は本発明の一実施例のデータ遅延制御方式のブ
ロック図である。図１において時間的に間欠することな
く連続する受信データ列Ｄｉと受信データ列に付随する
書き込みクロックＣｉを入力する。随時書き込み読みだ
し可能なメモリ５〜７を１個あるいは複数個用いてこれ
を並列または直並列接続して構成する。このメモリ５〜
７内には書き込みと読み出し動作が同一のメモリに対し
て一致することなく作用する３つの異なるメモリ回路ｍ
１〜ｍ３を有する。また、受信データ列に付随する書き
込みクロックＣｉで動作するメモリ書き込みアドレス制
御部１〜３と、メモリを読み出すクロックＣｏで動作す
るメモリ読み出しアドレス制御部８と、メモリ５〜７か
らの読み出しデータを選択出力するセレクタ９と、後述
する読み出しクロックの位相比較判定器１０とを有す
る。
【０００６】次に本実施例の動作を説明する。メモリ５
〜７を並列に３組配置し、１つの受信データ列Ｄｉを同
時にそれぞれのメモリ５〜７に書き込む場合に、メモリ
書き込みアドレス制御部１〜３は、３つのメモリ５〜７
にそれぞれ異なる任意の時間位相を持つ書き込みアドレ
ス制御を行なう。メモリ読み出しアドレス制御部８はメ
モリ読み出しを書き込み完了時から受信データ列の伝送
路遅延時間変動より少し遅れた時間経過後に行い、メモ
リ読み出し動作が最初に設定された時間位相を基準とす
るメモリ読み出しアドレス制御に従ってメモリ５〜７の
中から任意のメモリ出力を選択するセレクタ９を用いて
１つのメモリから随時読み出しを行ないセレクタ９から
遅延補正された出力Ｄｏを出力する。ここでメモリ書き
込みアドレス制御部１〜３の任意の時間位相を持つタイ
ミング制御は、位相比較判定器１０によりメモリ書き込
みアドレス１０１〜１０３とメモリ読み出しアドレス１
０７とを比較する事により、読み出しと書き込みの時間
位相余裕を位相比較判定器１０を用いて判定する。すな
わち現在読み出し中の任意のメモリの時間位相余裕が少
なくなった事を察知したときに、他の２つのメモリのい
ずれか１つに安全位相余裕をもつアドレスをプリセット
する制御信号１０４〜１０６を送出する。また位相比較
判定器１０はセレクタ９に対してメモリ５〜７の読み出
しメモリ切替信号も同時に出力し、実際の切替動作は読
み出しアドレスをプリセットする制御信号１０４〜１０
６を出力した後に行なわれ、この時間差は伝送路遅延時
間変動より少し遅れた時間経過後に行われる。
〜７を並列に３組配置し、１つの受信データ列Ｄｉを同
時にそれぞれのメモリ５〜７に書き込む場合に、メモリ
書き込みアドレス制御部１〜３は、３つのメモリ５〜７
にそれぞれ異なる任意の時間位相を持つ書き込みアドレ
ス制御を行なう。メモリ読み出しアドレス制御部８はメ
モリ読み出しを書き込み完了時から受信データ列の伝送
路遅延時間変動より少し遅れた時間経過後に行い、メモ
リ読み出し動作が最初に設定された時間位相を基準とす
るメモリ読み出しアドレス制御に従ってメモリ５〜７の
中から任意のメモリ出力を選択するセレクタ９を用いて
１つのメモリから随時読み出しを行ないセレクタ９から
遅延補正された出力Ｄｏを出力する。ここでメモリ書き
込みアドレス制御部１〜３の任意の時間位相を持つタイ
ミング制御は、位相比較判定器１０によりメモリ書き込
みアドレス１０１〜１０３とメモリ読み出しアドレス１
０７とを比較する事により、読み出しと書き込みの時間
位相余裕を位相比較判定器１０を用いて判定する。すな
わち現在読み出し中の任意のメモリの時間位相余裕が少
なくなった事を察知したときに、他の２つのメモリのい
ずれか１つに安全位相余裕をもつアドレスをプリセット
する制御信号１０４〜１０６を送出する。また位相比較
判定器１０はセレクタ９に対してメモリ５〜７の読み出
しメモリ切替信号も同時に出力し、実際の切替動作は読
み出しアドレスをプリセットする制御信号１０４〜１０
６を出力した後に行なわれ、この時間差は伝送路遅延時
間変動より少し遅れた時間経過後に行われる。
【０００７】
【発明の効果】以上説明したように本発明は、一つの受
信データ列を３つの異なるメモリにそれぞれ異なる任意
の時間位相を持つ書き込みアドレスをもって記憶するこ
とで同一の読み出しアドレスで動作するメモリ読み出し
回路において、位相比較判定器とセレクタとを備えるこ
とにより、読み出しメモリを切り替えることで読み出し
完了前に、次の書き込み開始されることを回避できる。
したがって受信データ列の長期的な時間変動を含む性質
があるデータネットワークにおいて、データ蓄積読み出
し機能を用いた遅延制御を行なうときメモリの蓄積容量
を比較的少ない構成で実現できる。またメモリの蓄積限
界を超える遅延変動に対しても事前にメモリを切り替え
ることでデータの連続性を損なう異なく遅延制御を行え
る効果を有する。
信データ列を３つの異なるメモリにそれぞれ異なる任意
の時間位相を持つ書き込みアドレスをもって記憶するこ
とで同一の読み出しアドレスで動作するメモリ読み出し
回路において、位相比較判定器とセレクタとを備えるこ
とにより、読み出しメモリを切り替えることで読み出し
完了前に、次の書き込み開始されることを回避できる。
したがって受信データ列の長期的な時間変動を含む性質
があるデータネットワークにおいて、データ蓄積読み出
し機能を用いた遅延制御を行なうときメモリの蓄積容量
を比較的少ない構成で実現できる。またメモリの蓄積限
界を超える遅延変動に対しても事前にメモリを切り替え
ることでデータの連続性を損なう異なく遅延制御を行え
る効果を有する。
【図１】本発明の一実施例のブロック図である。
１〜３ メモリ書き込みアドレス制御部 ５〜７ メモリ ８ メモリ読み出しアドレス制御部 ９ セレクタ １０ 位相比較判定器 ｍ１〜ｍ３ メモリ回路
Claims (1)
- 【請求項１】 連続する受信データ列とこの受信データ
列に付随する書き込みクロックとを入力し、随時書き込
み読みだし可能な複数個の直並列接続されたメモリと、
これらのメモリに受信データ列に付随するクロックで書
き込み制御するメモリ書き込みアドレス制御部と、前記
メモリから読み出すクロックで動作するメモリ読み出し
アドレス制御部とを有するデータ遅延制御方式におい
て、前記メモリを並列に最低３組以上配置し、１つの受
信データ列を同時にそれぞれのメモリに書き込み前記メ
モリ書き込みアドレス制御部は複数のメモリにそれぞれ
異なる任意の時間位相を持つ書き込みアドレス制御を行
ない、メモリの読み出しを書き込み完了時から前記デー
タ列の伝送路遅延時間変動より少し遅れた時間経過後に
行う場合に、この前記複数の書き込み制御信号と前記読
み出し制御信号とをそれぞれ比較判定する位相比較判定
器と、この位相比較判定結果を認知し書き込み読み出し
の時間位相余裕を判定してメモリを選択して読み出す選
択回路とを有することを特徴とするデータ遅延制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00350492A JP3348247B2 (ja) | 1992-01-13 | 1992-01-13 | データ遅延制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00350492A JP3348247B2 (ja) | 1992-01-13 | 1992-01-13 | データ遅延制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189340A JPH05189340A (ja) | 1993-07-30 |
| JP3348247B2 true JP3348247B2 (ja) | 2002-11-20 |
Family
ID=11559188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00350492A Expired - Fee Related JP3348247B2 (ja) | 1992-01-13 | 1992-01-13 | データ遅延制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234856A (ja) * | 1984-05-09 | 1985-11-21 | Canon Inc | 記録装置 |
| JP3196681B2 (ja) | 1997-03-13 | 2001-08-06 | ヤマハ株式会社 | 通信データ一時記憶装置 |
-
1992
- 1992-01-13 JP JP00350492A patent/JP3348247B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189340A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020813 |
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