JP3976388B2 - メモリ制御装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、入力ディジタル信号の転送速度を変換して出力するメモリ制御装置に関する。
【0002】
【従来の技術】
例えば、映像信号の記録密度を高めるために転送速度を変換するメモリ制御装置では、ディジタル映像信号をフレームメモリに書き込む入力タイミングとは異なるタイミングで、一連のディジタル映像信号を読み出すようにしている。
【0003】
図7は、従来のメモリ制御装置の構成を示すブロック回路図である。
【0004】
図において、1〜3はいずれも入力映像信号を16ビットのディジタルデータとして記憶するフレームメモリ、4は1画素8ビット(1ワード)構成の入力ディジタルデータDinを16ビットデータに変換する第1のビット幅変換器、5は上記フレームメモリ1〜3でのデータのリード(READ)、ライト(WRITE)状態を切り換えるデータ切換え器であり、上記第1のビット幅変換器4がその入力端子Aと接続され、入力映像信号の垂直同期信号W−VSYNCパルス(以下、W―VSYNCという)、及び出力映像信号の垂直同期信号R−VSYNCパルス(以下、R―VSYNCという)が供給されている。6は16ビットのディジタルデータを8ビットのディジタルデータに変換する第2のビット幅変換器であり、データ切換え器5の出力端子Bと接続されている。
【0005】
7は上記フレームメモリ1〜3の書き込み制御を行う書き込み制御回路であり、同期信号として上記W―VSYNC、及び入力映像信号の水平同期信号W−HSYNCパルス(以下、W−HSYNCという)が供給されている。8は上記フレームメモリ1〜3の読み出し制御を行う読み出し制御回路であり、同期信号として上記R―VSYNC、及び出力映像信号の水平同期信号R−HSYNCパルス(以下、R−HSYNCという)が供給されている。また、9は上記書き込み制御回路7に書き込み開始位置を設定するマイコンであって、このマイコン9からは、フレームメモリ1〜3の水平方向でのデータ書き込み開始位置を設定する書き込み開始位置信号WHSTARTを書き込み制御回路7に出力している。
【0006】
10は上記マイコン9から出力された信号WHSTARTが示すアドレス値(有効データ設定値、即ち書き込み開始位置設定値)が奇数か偶数かを判別するLSB判別回路であり、ここから上記信号WHSTARTのLSB(least significant bit)に基づいて判別信号Sdが出力される。11は上記第2のビット幅変換器6に接続されたマスク回路であり、このマスク回路11では、上記判別信号Sdに基づいて、フレームメモリ1〜3から出力される出力映像信号の有効データの範囲(書き込み開始位置)が決定され、各ラインの先頭1画素データがマスクされる。
【0007】
つぎに、上記従来のメモリ制御装置の動作の概略について説明する。
【0008】
図8は、フレームメモリへの書き込み、読み出し動作を説明する概念図である。ここでは、同図(a)に示すように、ディジタルデータに変換された入力映像信号の転送速度を変換するために、まず1画素8ビットで入力されるディジタルデータDinは、第1のビット幅変換器4によって、16ビットのディジタルデータに変換される。これは、非常に高速で伝送されるディジタルデータをフレームメモリに記憶させるとき、一般的に行われている手法である。16ビットのディジタルデータはデータ切換え器5に入力された後、入力映像信号の垂直同期信号W―VSYNCと水平同期信号W−HSYNCを基準にして、1ライン単位で順次に1フレーム分の映像を構成するNラインの映像信号が、フレームメモリ1〜3のいずれかに書き込まれる(同図(b))。その後、同図(c)に示すように、出力映像信号のR―VSYNCとR−HSYNCを基準にして、16ビットのディジタルデータを1ライン分が8ビット×M画素からなる出力映像信号として、フレームメモリ1〜3のいずれかから読み出すことによって、転送速度の変換が行われる。
【0009】
図9は、信号WHSTARTによる書き込み開始位置を説明するタイミング図である。
【0010】
ここで、フレームメモリ1〜3に対するリード・ライト状態の切り替えは、それぞれW−VSYNC及びR−VSYNCに同期して行われるが、図9(a)に示すように1画素8ビットのディジタルデータDinは、第1のビット幅変換器4により16ビットのディジタルデータに変換され、フレームメモリ1〜3に入力される。書き込み制御回路7は、これらフレームメモリ1〜3に対するW−HSYNCを基準としたライン単位での映像信号の書き込み制御を行う。このときマイコン9からの信号WHSTARTが、W−HSYNCを基準として、入力映像信号のうちの何番目の画素からフレームメモリ1〜3にデータとして書き込むかを、すなわちフレームメモリ1〜3への書き込み開始位置を書き込み制御回路7に対して指定している。
【0011】
例えば、4番目の画素データから書き込みを開始するには、有効データ設定値として“4”のアドレス値が、5番目の画素データから書き込みを開始する場合は、同様に“5”のアドレス値が信号WHSTARTとして、マイコン9から書き込み制御回路7に送られる。そして、書き込み制御回路7はそれぞれ有効データ設定値に基づき、16ビットに変換されたディジタルデータを1ライン単位で書き込み制御を行うのである。
【0012】
上記書き込み制御回路7では、フレームメモリ1〜3に対して予め8ビットのディジタルデータを16ビットデータに変換したうえで書き込む構成になっている。そのため、図9(c)に示すように、WHSTARTのアドレス値がたとえ“5”であっても、実際には4番目の8ビットデータも書き込まれることになる。フレームメモリ1〜3に書き込まれた16ビットのディジタルデータは、R−HSYNCを基準にして、読み出し制御回路8から出力される制御信号によってライン単位で読み出される。読み出された16ビットのディジタルデータは、第2のビット幅変換器6によって8ビットのディジタルデータに変換される。
【0013】
図10は、マスク回路による読み出し開始位置を説明するタイミング図である。
【0014】
同図(a)には、フレームメモリ1〜3から出力された16ビットのディジタルデータを、第2のビット幅変換器6によって8ビットデータに変換する様子を示している。LSB判別回路10では、信号WHSTARTに基づいて、読み出し開始位置が奇数画素か、あるいは偶数画素のいずれかを判別している。偶数画素と判別した場合は、判別信号Sdを“L”に、奇数画素と判別した場合には、判別信号Sdを“H”にしてマスク回路11に出力する。マスク回路11では、LSB判別回路10からの判別信号Sdが“L”であれば、第2のビット幅変換器6から8ビットデータとして出力された出力映像信号Doutをマスクせずに後段の処理回路へ出力する。しかし、判別信号Sdが“H”であれば、1ラインの先頭1画素分の8ビットデータをマスクしたディジタルデータが出力映像信号Doutとなる。
【0015】
例えば、図10(b)に示すように、WHSTARTが“4”の場合では、入力映像信号は4番目の画素データからフレームメモリ1〜3に書き込まれているため、マスク回路11には不要となるデータは入力されない。しかし、WHSTARTが“5”の場合は、図10(c)に示すように、上述した16ビット単位でフレームメモリ1〜3に書き込まれている4番目の8ビットデータが、マスク回路11に不要なデータとして入力される。したがって、その場合には、各ラインの先頭画素としてフレームメモリ1〜3から読み出された4番目の画素データは、第2のビット幅変換器6によって8ビットのディジタルデータに変換された後、有効データの範囲外のデータ(書き込み開始位置よりも前のデータ)としてマスク回路11によってマスクする必要が生じる。
【0016】
そこで、マスク回路11では、WHSTARTが偶数であればマスクを行わずに第2のビット幅変換器6の出力をそのまま後段の処理回路へ出力するが、奇数の場合には、各ラインの先頭1画素のデータをマスクした映像信号を後段の処理回路へ出力するようにしている。
【0017】
次に、データ切換え器5の動作について説明する。
【0018】
図11は、フレームメモリの状態遷移の一例を示す状態遷移図である。データ切換え器5には、この状態遷移図に基づくデータ切換え動作がプログラムされており、フレームメモリ1〜3に書き込まれる16ビットのディジタル映像信号と読み出される16ビットのディジタル映像信号とが、状態S0〜S11の12通りに切り換えられる。すなわち、このメモリ制御装置に非同期に入力されるW−VSYNCとR−VSYNCとの入力タイミングによって、フレームメモリ1〜3が接続されている入出力端子M1〜M3とディジタルデータの入力端子Aおよびディジタルデータの出力端子Bとのスイッチング状態が切り換えられる。
【0019】
例えば、フレームメモリ1〜3がS0の状態にあったとする。すなわち、フレームメモリ1はリード状態(R)、フレームメモリ2はライト状態(W)、フレームメモリ3はリード待機状態(F:FULL)が現在の状態である。このとき、W−VSYNCが入力すると、フレームメモリ1〜3はS2の状態に遷移し、スイッチング状態としては、端子M1が端子Bと接続され、端子Aが端子M3と接続される(以下では、M1→B、A→M3のように記す。)。さらに、次にR−VSYNCが入力したとすると、S2からS11の状態に遷移し、スイッチング状態はA→M2、M3→Bとなる。このとき、フレームメモリ1はライト待機状態(E:EMPTY)となる。
【0020】
しかし、フレームメモリ1〜3が最初にS0の状態のとき、W−VSYNCに先立ってR−VSYNCが入力した場合には、フレームメモリ1〜3はS11の状態に遷移する。なお、R−VSYNCとW−VSYNCが同時に入力した場合には、状態S5に遷移する。
【0021】
次に、上記メモリ制御装置の全体の動作について更に詳しく説明する。
【0022】
図12は、フレームメモリ1〜3の状態遷移を示すタイミング図である。このタイミング図では、フレームメモリ1がライト状態(W)、フレームメモリ2がリード状態(R)、フレームメモリ3はリード待機状態(F)から動作がスタートする場合を示している。すなわち、図11の状態遷移図に示すS4の状態から動作がスタートする。
【0023】
この状態S4のメモリ制御装置に対して、まず最初に例えばR−VSYNCが入力すると(タイミングt1)、図11の状態遷移図に基づき、S4からS7に状態が遷移して、(A→M1、M2→B)から(A→M1、M3→B)のスイッチング状態になる。すると、リード状態(R)にあったフレームメモリ2からは1フレーム分のデータ、すなわちフレームデータ#(−1)の読み出しが終了して、ライト待機状態(E)になる。すなわち、読み出し制御回路8からフレームメモリ2に出力されていた読み出し制御信号及び読み出しアドレスの供給が停止され、その代わりに、それまでリード待機状態(F)であったフレームメモリ3に読み出し制御信号及び読み出しアドレスが供給されて、フレームメモリ3にすでに書き込まれていたフレームデータ#(0)が読み出される。一方、ライト状態(W)にあるフレームメモリ1には、書き込み制御回路7から書き込み制御信号及び書き込みアドレスが引き続き供給され、フレームデータ#(1)が書き込まれる。
【0024】
次に、メモリ制御装置にW−VSYNCが入力されると(タイミングt2)、図11の状態遷移図に基づきS7からS10に状態が遷移して、(A→M2、M3→B)のスイッチング状態になる。この時点で、ライト状態(W)にあるフレームメモリ1はフレームデータ#(1)が既に書き込まれたことになって、書き込み制御回路7からの書き込み制御信号および書き込みアドレスの供給が停止され、フレームメモリ1がリード待機状態(F)になる。その代わりに、ライト待機状態(E)のフレームメモリ2がライト状態(W)となり、書き込み制御回路7から書き込み制御信号及び書き込みアドレスが供給されて、フレームメモリ2にフレームデータ#(2)が書き込まれる。リード状態(R)にあるフレームメモリ3には、読み出し制御回路8から読み出し制御信号及び読み出しアドレスが引き続き供給され、フレームデータ#(0)が読み出される。
【0025】
以後、このようなサイクルで一連の動作が繰り返し行われ、ディジタル映像信号としてフレームメモリ1〜3にフレームデータ#(−1),#(0),#(1),…が書き込まれ、所定のタイミングだけ遅れてそれらのフレームデータの読み出しが行われることによって、ディジタル映像信号の転送速度の変換が可能になる。
【0026】
【発明が解決しようとする課題】
従来のメモリ制御装置は、上記のように構成されており、フレームメモリ1〜3への書き込み系基準信号としてW−VSYNCやW−HSYNCが、読み出し系基準信号としてR−VSYNCやR−HSYNCが使用されている。
【0027】
しかし、従来のメモリ制御装置では、これらの基準信号の何れにも同期せずにフレームメモリへの書き込み開始位置信号WHSTARTのアドレス値(有効データ設定値)が変更されるために、以下の様な不都合があった。
【0028】
図13は、有効データ設定値の変更を説明するタイミング図である。書き込み系の制御値であるWHSTARTのアドレス値は、図13(a)に示すようにW−VSYNCも、R−VSYNCにも非同期の、任意のタイミングでマイコン9により設定変更されていた。そのため、図13が示すタイミングt0で信号WHSTARTが切り換えられた場合には、その後、タイミングt2で書き込まれるフレームデータ#(2)からこの設定アドレス値が有効となるように、書き込み制御回路7で書き込み制御が行なわれる。
【0029】
そのような場合に、信号WHSTARTで指定される画素位置が、偶数番目から偶数番目に変更されるのであれば、マスク回路11では、変更前も変更後も各ラインの先頭1画素のマスクは行われない。ところが、図13に示すように画素位置の指定が偶数番目から奇数番目に変更されたときには、同図(b)に示すように判別信号Sdが“L”から“H”になって、フレームメモリ2から読み出されているフレームデータ#(−1)に対して、マスク回路11がフレーム中間位置以降のラインの先頭1画素が削除されることになる。しかし、このフレームデータ#(−1)は設定変更が行われる前のフレームデータであるから、その先頭1画素のデータは有効なデータとして書き込まれたものである。
【0030】
例えば、このWHSTARTの設定値が“4”から“5”に変更されたとすると、フレームデータ#(2)以降のデータについて、書き込み開始位置が5番目のデータに変更となり、先頭1画素に対するマスクもこのデータから行われなければならない。しかし、LSB判別回路10では、この変更のあったタイミングt0の時点で判別信号Sdが“H”になり、フレームデータ#(−1)の途中のラインから、その先頭1画素をマスクしてしまう。同様に、WHSTARTの設定値が奇数から偶数に変更された場合も、本来、マスクしなければならないフレームの画素データがマスクされないで後段の処理回路に出力されてしまう。
【0031】
したがって、マイコン9によって設定値の変更が行われた直後には、実際に読み出されなければならない各ラインの1画素分が欠けていたり、或いは余分な画素まで読み出されてしまうなど読み出されるフレームデータに不具合が生じる。このため、転送速度を変更して出力される画面には、しばしば乱れが生じるという問題点があった。
【0032】
この発明は、上記のような問題点を解消するためになされたもので、書き込み系の基準信号にも読み出し系の基準信号にも同期しないで、書き込み系の制御値が変更されたとしても、ごく小規模のハードウェアの追加だけで読み出されるnワードデータの有効データの範囲外のデータ(書き込み開始位置よりも前のデータ)を確実に制限できるメモリ制御装置を提供することを目的にしている。
【0033】
【課題を解決するための手段】
本発明に係るメモリ制御装置は、
各画素のデータが1ワードで構成される入力映像信号を一旦記録した後に再生して出力映像信号として出力するメモリ制御装置において、
ライン単位で入力された入力映像信号をnワード(n≧2)幅で書き込むことが可能な複数のフレームメモリと、
前記フレームメモリを選択して、前記ライン単位で入力された前記入力映像信号のうち設定された、1ワード単位の書き込み開始位置以降のデータを少なくともその一部として含むnワード単位のデータを選択されたフレームメモリに書き込むように制御する書き込み制御手段と、
前記フレームメモリに書き込まれたnワード単位のデータを読み出すための読み出し制御手段と、
前記書き込み制御手段に前記書き込み開始位置を設定するための設定値を発生する設定値発生手段とを備え、
前記書き込み制御手段は、前記設定値発生手段により前記書き込み開始位置の設定値が変更されたときは、次のフレームの先頭から前記書き込み開始位置を変更し、
さらに、前記設定値に基づいて前記フレームメモリに書き込まれたnワード単位のデータの前記書込み開始位置の判別結果を示す判別信号を生成する判別手段と、
前記判別信号を前記書き込み開始位置が変更されてから、該変更後に書き込まれたフレームの先頭が読み出されるまでの時間だけ遅延させて遅延判別信号を出力する遅延手段と、
前記遅延判別信号に基づいて前記フレームメモリから読み出されるnワード単位のデータのうち、前記書き込み開始位置より前のデータを制限する手段とを備えたものである。
【0034】
メモリ制御装置がさらに、フレームメモリから読み出されたnワード単位のデータを1ワード単位のデータに変換する第1の変換手段を備え、
制限手段が、前記第1の変換手段から出力される1ワードデータについて、書き込み開始位置よりも前のデータを制限するようにしたものであっても良い。
【0035】
メモリ制御装置がさらに、ライン単位で入力される1ワード幅の入力映像信号をnワード単位のデータに変換する第2の変換手段を備え、第2の変換手段の出力が前記フレームメモリに書き込まれるものであっても良い。
【0036】
読み出し制御手段がフレームメモリからライン単位でnワード単位のデータを読み出すように構成されたものであっても良い。
【0037】
読み出し制御手段がフレームメモリからブロック単位でnワード単位のデータを読み出すように構成されたものであっても良い。
【0038】
nワード単位のデータが2ワード単位のデータであり、書き込み開始位置が、入力映像信号中の各ラインの奇数番目の画素のデータか、偶数番目の画素のデータかを示す判別信号を判別手段が生成するように構成されていても良い。
【0040】
【発明の実施の形態】
以下、添付した図面を参照して、この発明の実施の形態を説明する。
【0041】
実施の形態1.
図1は実施の形態1のメモリ制御装置を示すブロック回路図である
図1において、1〜3はフレームメモリ、4は第1のビット幅変換器、5はデータ切換え器、6は第2のビット幅変換器である。また、7は書き込み制御回路、8は読み出し制御回路、9はマイコン、10はLSB判別回路、11はマスク回路である。
【0042】
これら符号1〜11で示す各ブロックは、図7に示す従来例のものと同様であって、それらの詳細な説明は省略する。100は、上記LSB判別回路10からの判別信号Sdを所定時間だけ遅延させた新たな判別信号SDを出力する遅延回路である。この遅延回路100には、判別信号Sd のほかに、W―VSYNC及びR―VSYNCが供給されている。
【0043】
この実施の形態1におけるメモリ制御装置では、従来例のものと同様に、8ビット(1ワード)の入力ディジタルデータDinは、第1のビット幅変換器4に入力され、16ビット(2ワード)のディジタルデータに変換される。この16ビットのディジタルデータは、データ切換え器5の端子Aに入力され、図11に示すような状態遷移図に規定されるスイッチング状態に応じて端子M1〜M3から出力され、フレームメモリ1〜3の何れかに格納される。書き込み制御回路7は、マイコン9から入力される信号WHSTARTの書き込み位置の設定値にしたがって、フレームメモリ1〜3の何れかに対して書き込み制御信号及び書き込みアドレス等を出力している。これによりフレームメモリ1〜3に対するフレームデータの書き込み動作が制御される。
【0044】
フレームメモリ1〜3の何れかに書き込まれたフレームデータは、データ切換え器5のスイッチング状態が遷移して、それぞれのフレームメモリ1〜3がリード状態になった時点で、読み出し制御回路8から出力される読み出し制御信号及び読み出しアドレスにしたがって、16ビットのディジタルデータとしてデータ切換え器5に読み出される。これらの16ビットのディジタルデータはデータ切換え器5に一旦入力された後、端子Bから第2のビット幅変換器6に出力され、8ビットのディジタルデータに変換される。そしてマスク回路11を介して1フレーム分の映像信号が1ライン単位で読み出される。なお、データ切換え器5による16ビットのディジタルデータの切り換え動作については、従来例のものと同様であり、ここでは説明を省略する。
【0045】
次に、この実施の形態1のメモリ制御装置の動作について説明する。
【0046】
図2は、このメモリ制御装置の動作を説明するためのタイミング図である。この図2(i)に示すようなタイミングでマイコン9から信号WHSTARTによる設定変更が指令されると、従来例のものと同様にフレームデータ#(2)から、各ラインの書き込み開始位置の変更が行われる(図2(h))。それと同時に、LSB判別回路10にもこの信号WHSTARTが入力される(図2(d))。ここで、信号WHSTARTに示されている設定画素値のLSBを判別して、判別信号Sd (図2(j))が形成され、それが遅延回路100に入力される。ここでは、従来例のものと同様、信号WHSTARTの設定画素値が偶数である場合は判別信号Sd は“L”となり、奇数であれば“H”として出力される。
【0047】
上記判別信号Sd が遅延回路100に入力されると、まず、W−VSYNCを基準にして2フレーム分遅延される(図2(k)、(l))。次に、R−VSYNCを基準にして1フレーム分遅延される(図2(m))。こうして遅延された判別信号SD は、フレームメモリ2からフレームデータ#(2)が読み出されるR−VSYNCのタイミングと一致している。そして、先述したようにフレームデータ#(2)は、書き込み時にWHSTARTによる書き込み開始位置の変更が行われたデータである。すなわち、判別信号SD は書き込み開始位置の変更が行われる以前のフレームデータには全く影響を与えることはなく、変更が行われたフレームデータのタイミングと完全に一致するものとなる。
【0048】
いま、マイコン9からWHSTARTの設定値が“4”から“5”に変更されたとする。フレームデータ#(1)の書き込み動作はWHSTART=“4”の状態で行われる。そして、フレームデータ#(2)の書き込み動作はWHSTART=“5”の状態で行われる。ここでWHSTARTは、書き込み制御回路7に入力されると同時に、LSB判別回路10に入力されている。このLSB判別回路10では、WHSTARTから設定された画素位置が奇数か偶数かを判別し、その判別信号Sd を遅延回路100に出力する。したがって、WHSTARTが“4”から“5”に変化すると、WHSTARTが奇数から偶数に変化したことになり、判別信号Sdが“L”から“H”に変化する。
【0049】
この判別信号Sd は遅延回路100に入力されると、先述したように遅延された判別信号SD となり、フレームデータ#(2)を読み出すタイミングで出力される。即ち、このフレームデータ#(2)はWHSTART=“5”の状態に設定されてから書き込まれたものであるから、従来例において、既に説明したように(図9及び図10参照)、各ラインの先頭1画素の余分なデータを削除する必要がある。したがって、フレームデータ#(2)を読み出すタイミングで判別信号SD が“H”であれば、フレームデータ#(2)以降の各フレームでは、マスク回路11において各ラインの先頭1画素のデータがマスクされることになる。
【0050】
また、フレームデータ#(1)以前の各フレームデータは、WHSTARTが“4”に設定された状態で書き込まれたものであるから、各ラインの先頭1画素を削除する必要はない。この実施の形態1のメモリ制御装置では、読み出されたフレームデータ#(1)以前では判別信号SD が“L”であるので、マスク回路11でマスクされることはない。
【0051】
上述した動作説明は、WHSTARTが偶数から奇数に変化した場合であった。図3は、反対にWHSTARTが奇数から偶数に変化した場合の、メモリ制御装置の動作を説明するためのタイミング図である。
【0052】
例えばマイコン9からのWHSTARTが“5”から“4”に変化した場合、判別信号SD はフレームデータ#(2)を読み出すタイミングで出力されるので、フレームデータ#(1)以前の各フレームデータについては、WHSTART=“5”、すなわち奇数画素と設定され、各ラインの先頭1画素をマスクしている。しかし、フレームデータ#(2)以降のデータについては、WHSTART=“4”、すなわち偶数画素に変更されるため、各ラインの先頭1画素のデータはマスクされない。
【0053】
以上のように、この実施の形態1におけるメモリ制御装置によれば、WHSTARTが、W−VSYNC及びR−VSYNCと全く非同期に設定された場合であっても、書き込み時と読み出し時のフレーム間の遅延量を考慮した遅延判別信号SD を形成するようにしたので、フレームメモリ1〜3への書き込み開始位置を変更しても、読み出されるフレームデータが画面に出力された時、乱れる等の問題が生じない。したがって、メモリの書き込み開始位置が変更された出力信号は一瞬たりとも乱れることなしに正常な出力画面を構成することができる。
【0054】
また、この実施の形態1におけるメモリ制御装置では、画面の有効エリア等を変更する場合は、書き込み時の取り出し位置(書込み開始位置)を制御するだけで、読み出し側の制御を常に一定にすることができる。しかも、書き込み時と読み出し時のフレーム間の遅延量の設定も、例えば1つのDフリップフロップのみによって構成される簡単な遅延回路で、書き込みアドレスのLSBのみを遅らせることによって実現でき、ハードウェアも小規模になる。
【0055】
また、フレームメモリからデータを読み出している途中で、読み出し側の制御値が変更されることはない。したがって、書き込み開始位置の変更によって、フレームメモリからの出力画面が乱れることはない。同様に、モニタの焼き付け防止のために、例えば、画素単位で表示位置を移動させる場合でも、フレームメモリの制御値を変更しても出力画面は乱れない。
【0056】
さらに、上記実施の形態1では、8ビット(1ワード)幅で入力される画像データを16ビット幅に変換してフレームメモリに記憶するような処理を行っているが、アナログ信号のサンプリング時点で2ワード単位で画像データを出力するA/Dコンバータを使用した場合などでは、8ビット−16ビットのビット幅変換を行う必要はない。
【0057】
実施の形態2.
図4は、この発明の実施の形態2におけるメモリ制御装置の構成を示すブロック回路図である。
【0058】
図4において、符号1〜3、5、7〜10、100で示す各ブロックについては、実施の形態1で説明したものと同様であり、それらの詳細な説明は省略する。200は、上記遅延回路100からの判別信号SD に基づいて制御信号を発生する制御信号発生回路である。この制御信号発生回路200には、判別信号Sd のほかに、W―VSYNC及びR―VSYNCが供給され、フレームメモリ1〜3から読み出された16ビットのディジタルデータのうち、上位8ビットデータ及び下位8ビットデータがそれぞれ有効であるか否かを表す制御信号HACT及びLACTを生成している。以下では、上位データが有効である場合には、HACT=“H”が出力され、下位データが有効である場合には、LACT=“H”が出力されるものとする。
【0059】
図5は、このメモリ制御装置の動作を説明するためのタイミング図である。図5(a)に示すように、データ切換え器5に入力されるデータは、画像データが2画素(16ビット幅)単位でA/D変換されており、フレームメモリ1〜3には入力される画像データを2ワード(2画素)単位で書き込まれる。したがって、各ラインの書き込み開始位置(従来例および実施の形態1と同様に、信号WHSTARTによって指定されるものとする)が奇数画素の場合は、フレームメモリ1〜3には先頭1画素分の余分なデータが書き込まれることになる。このため、フレームメモリ1〜3から2ワード単位で読み出されるディジタルデータとともに、図5(b)(c)に示すように2画素単位の16ビットデータのそれぞれ上位データと下位データに対して画像データが有効であるか否かを表す制御信号を後段の処理回路へ出力している。
【0060】
以下に、実施の形態1と同様、図2に示すタイミング図をも参照して、このメモリ制御装置の動作を説明する。図2(i)に示すタイミングでマイコン9からWHSTARTの設定の変更がなされると、実施の形態1と同様に、フレームデータ#(2)から、各ラインのWHSTARTの変更が行われる。同時にWHSTARTはLSB判別回路10に入力され、WHSTARTのLSBが判別され、その判別信号Sdが遅延回路100に入力される。すなわち、実施の形態1と同様に、WHSTARTの設定値が偶数の場合には判別信号Sdが“L”となり、奇数の場合は“H”となる。
【0061】
遅延回路100に入力された判別信号Sdは、まず、W−VSYNCを基準にして2フレーム分だけ遅延される。次に、R−VSYNCを基準にして1フレーム分遅延される。このようにR−VSYNCに同期して遅延された判別信号SD は、図2(m)のタイミング図に示すようにフレームデータ#(2)が読み出されるタイミングと一致している。このフレームデータ#(2)は、書き込み時にWHSTARTによる書き込み開始位置の変更が行われたフレームである。したがって、判別信号SD は変更が行われる以前のデータに影響を与えることはなく、変更が行われたデータとタイミングが完全に一致することになる。
【0062】
遅延回路100から出力される判別信号SD は、制御信号発生回路200に入力される。この制御信号発生回路200では、図5(b)(c)に示すように、判別信号SD の極性にしたがってHACTおよびLACTを出力する。即ち、WHSTART=1の場合には、2ワード単位で読み出された16ビットデータの上位8ビットデータが先頭1画素分の余分なデータとして認識される。
【0063】
このように、この実施の形態2におけるメモリ制御装置によれば、フレームメモリ1〜3に供給されるWHSTARTを、W−VSYNCやR−VSYNCとはまったく非同期に変更しても書き込み時と読み出し時のフレーム間の遅延量が考慮されているので、出力信号が乱れることなく、正常な出力画面を得ることができる。
【0064】
さらに、画面の有効エリア等を変更する場合は、書き込み時の取り出し位置(書込み開始位置)を制御するだけでよく、読み出し側の制御値は常に一定にしておけばよい。また、書き込み時と読み出し時のフレーム間の遅延は、例えば1つのDフリップフロップのみによって構成される遅延回路により、書き込みアドレスのLSBのみを遅らせることで実現され、ハードウェアも小規模になる。
【0065】
また、フレームメモリからデータを読み出している途中で、読み出し側の制御値が変更することはなく、したがって、書き込み開始位置の変更によって、フレームメモリからの出力画面が乱れることはない。同様に、モニタの焼き付け防止のために、例えば画素単位で表示位置を移動させる場合でも、フレームメモリの制御値を変更しても出力画面は乱れない。
【0066】
なお、上記実施の形態1、2では、画素位置を指定する信号(WHSTART)の設定値を変更する場合について述べたが、このWHSTARTに関する場合だけでなく、書き込み制御に関する他の設定値、例えば垂直書き込みスタート値など、他の設定値を変更する場合に際して適用して同様の効果を得ることができる。
【0067】
また、上記実施の形態1、2では、3フレーム分のフレームメモリ1〜3を用いて転送速度を変換する場合について説明した。しかし、フレームメモリの容量は必ずしも3フレーム分必要ではなく、少なくとも2フレーム分の容量を備えたフレームメモリ制御装置であれば同様の効果を得ることができる。
【0068】
また、上記実施の形態1、2におけるデータ切換え器5には、図11に示す状態遷移図のものを一例として用いているが、必ずしもこのような状態遷移である必要はなく、他のスイッチング状態のデータ切換え動作がプログラムされていても同様の効果を得ることができる。
【0069】
また、上記実施の形態1、2のメモリ制御装置では、必ずしも映像信号を構成するディジタルデータを入力する必要はなく、他のいかなるディジタルデータが入力されるメモリ制御装置であっても同様の効果を得ることができる。
【0070】
また、上記実施の形態1、2では、フレームメモリ1〜3でのデータの書き込み、読み出しを2ワード幅(16ビット)で行っていたが、必ずしも2ワード単位である必要はない。nワード(n≧2)単位でフレームメモリへの書き込み、読み出しを行う場合にも、nワード(n≧2)幅でフレームメモリに書き込まれた開始位置と、本来の有効データとして読み出されるべき開始位置との差を判別できる。そして、この判別結果を示す判別信号を、有効データがフレームメモリから読み出されて、その後に1ワードデータ(1ワード単位のデータ)に変換されるタイミングまで遅延させ、実際にフレームメモリから読み出される有効データと同一のタイミングでマスク回路に供給することにより、上記実施の形態1、2と同等の効果を得ることができる。
【0071】
さらに、上記実施の形態1、2では、フレームメモリ1〜3内の映像データを読み出す場合に、ライン単位で読み出すとともに、有効データがフレームメモリ1〜3からライン単位で読み出されるタイミングまで判別信号Sd を遅延させ、実際にフレームメモリ1〜3から読み出される有効データと同一のタイミングでマスク回路11に供給していた。しかし、この発明のメモリ制御装置では、映像データの読み出しを必ずしもライン毎に行う場合に限定されない。
【0072】
図6は、1フレーム分の映像信号を複数のブロックに区分した様子を示す図である。
【0073】
図6に示すように、例えば水平方向8画素、垂直方向8ラインからなるブロック単位で映像データを読み出す場合には、nワード(n≧2)幅でフレームメモリに書き込まれた開始位置と、本来の有効データとして読み出されるべき開始位置との差を判別する。そして、この判別結果を示す判別信号を有効データがフレームメモリからブロック単位で読み出されるタイミングまで遅延させ、実際にフレームメモリから読み出される有効データと同一のタイミングでマスク回路に供給すれば、実際にフレームメモリから読み出される出力画面が乱れることはない。
【0074】
【発明の効果】
本発明に係るメモリ制御装置では、
フレームメモリに書き込まれたnワードデータの書込み開始位置の判別結果を示す判別信号を、書き込み開始位置が変更されてから、該変更後に書き込まれたフレームの先頭が読み出されるまでの時間だけ遅延させるように構成されているので、nワード単位で画像データをフレームメモリに書き込んだ後、読み出されるnワードデータのうち、前記書き込み開始位置より前のデータを確実に制限することができる。
【0080】
また、水平書き込み開始位置を変更した際に、書き込み時の開始アドレスだけを変更し、読み出し時の制御操作は変更せずに、ごく小規模のハードウェアの追加だけで、出力画面の乱れを防止できる。
【図面の簡単な説明】
【図1】 実施の形態1のメモリ制御装置を示すブロック回路図である。
【図2】 実施の形態1の動作を説明するためのタイミング図である。
【図3】 実施の形態1の動作を説明するためのタイミング図である。
【図4】 実施の形態2のメモリ制御装置を示すブロック回路図である。
【図5】 実施の形態2の動作を説明するためのタイミング図である。
【図6】 1フレーム分の映像信号を複数のブロックに区分した様子を示す図である。
【図7】 従来例のメモリ制御装置を示すブロック回路図である。
【図8】 メモリへの書き込みの動作を説明する概念図である。
【図9】 従来装置の動作を説明するためのタイミング図である。
【図10】 従来装置の動作を説明するためのタイミング図である。
【図11】 フレームメモリの状態遷移の一例を示す図である。
【図12】 従来装置の動作を説明するためのタイミング図である。
【図13】 従来装置の動作を説明するためのタイミング図である。
【符号の説明】
1〜3 フレームメモリ、 4 第1のビット幅変換器、 5 データ切換え器、 6 第2のビット幅変換器、 7 書き込み制御回路、 8 読み出し制御回路、 9 マイコン、 10 LSB判別回路、 11 マスク回路、 100 遅延回路、 200 制御信号発生回路。
Claims (6)
- 各画素のデータが1ワードで構成される入力映像信号を一旦記録した後に再生して出力映像信号として出力するメモリ制御装置において、
ライン単位で入力された入力映像信号をnワード(n≧2)幅で書き込むことが可能な複数のフレームメモリと、
前記フレームメモリを選択して、前記ライン単位で入力された前記入力映像信号のうち設定された、1ワード単位の書き込み開始位置以降のデータを少なくともその一部として含むnワード単位のデータを選択されたフレームメモリに書き込むように制御する書き込み制御手段と、
前記フレームメモリに書き込まれたnワード単位のデータを読み出すための読み出し制御手段と、
前記書き込み制御手段に前記書き込み開始位置を設定するための設定値を発生する設定値発生手段とを備え、
前記書き込み制御手段は、前記設定値発生手段により前記書き込み開始位置の設定値が変更されたときは、次のフレームの先頭から前記書き込み開始位置を変更し、
さらに、前記設定値に基づいて前記フレームメモリに書き込まれたnワード単位のデータの前記書込み開始位置の判別結果を示す判別信号を生成する判別手段と、
前記判別信号を、前記書き込み開始位置が変更されてから、該変更後に書き込まれたフレームの先頭が読み出されるまでの時間だけ遅延させて遅延判別信号を出力する遅延手段と、
前記遅延判別信号に基づいて前記フレームメモリから読み出されるnワード単位のデータのうち、前記書き込み開始位置より前のデータを制限する手段と
を備えたことを特徴とするメモリ制御装置。 - さらに、前記フレームメモリから読み出されたnワード単位のデータを1ワード単位のデータに変換する第1の変換手段を備え、
前記制限手段は、前記第1の変換手段から出力される1ワード単位のデータについて、前記書き込み開始位置よりも前のデータを制限するようにしたことを特徴とする請求項1に記載のメモリ制御装置。 - さらに、ライン単位で入力される1ワード幅の入力映像信号をnワード単位のデータに変換する第2の変換手段を備え、
前記第2の変換手段の出力が前記フレームメモリに書き込まれることを特徴とする請求項1又は請求項2に記載のメモリ制御装置。 - 前記読み出し制御手段は、前記フレームメモリからライン単位でnワード単位のデータを読み出すように構成されていることを特徴とする請求項1乃至請求項3のいずれかに記載のメモリ制御装置。
- 前記読み出し制御手段は、前記フレームメモリからブロック単位でnワード単位のデータを読み出すように構成されていることを特徴とする請求項1乃至請求項3のいずれかに記載のメモリ制御装置。
- 前記nワード単位のデータは2ワード単位のデータであり、前記判別信号は、前記書き込み開始位置が、前記入力映像信号中の各ラインの奇数番目の画素のデータか、偶数番目の画素のデータかを示すものであることを特徴とする請求項1乃至請求項5のいずれかに記載のメモリ制御装置。
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