JPS63228840A - フレ−ム位相同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送路で生じたジッタ及びワンプを吸収する
ためのフレーム位相同期装置に係り、特に、スリップの
頻度を小さくすることが可能なフレーム位相同期装置に
関する。

〔従来の技術〕

従来のフレーム位相同期装置としては５例えば。

田中公男著「ディジタル通信技術」　（東海大学出版会
）のＰ、９５に述べられているように、第３図に示すも
のがあった。第３図のフレーム位相同期装置は、入力デ
ータを一時蓄積するための位相吸収メモリ４．入力デー
タを特定時間（３タイムスロツト）だけ遅延させるため
の遅延回路１．遅延回路１の出力と入力データとから何
れか一方を選択して位相吸収メモリ４に供給するための
セレクタ３３．書き込みフレームパルスを入力して特定
時間（３タイムスロツト）だけ遅延させるための遅延回
路１１．遅延回路１１の出力と入力した書き込みフレー
ムパルスとから何れか一方を選択して出力するセレクタ
４３２選択された書き込みフレームパルスと書き込みク
ロックを入力して位相吸収メモリ４に書き込みアドレス
を供給する書き込みタイミング回路５、読み出しフレー
ムパルスと読み出しクロックとを入力して位相吸収メモ
リ４に読み出しアドレスを供給する読み出しタイミング
回路７．書き込みアドレスと読み出しアドレスを観測し
両者が特定値より接近した場合にパルスを発生する位相
差検出回路６、位相差検出回路６よりパルスを受けた場
合にセレクタ３３及びセレクタ４３において選択してい
る入力経路を変更させる制御を行うスリップ制御回８３
８とから構成される０次に第４図を用いて第３図のフレ
ーム位相同期装置の動作を説明する。第４図（ａ）はセ
レクタ４３の出力である選択された書き込みフレームパ
ルス、（ｂ）は書き込みタイミング回路５．が位相吸収
メモリ４に供給する書き込みアドレス、（Ｃ）は読み出
しフレームパルス、（ｄ）は読み出しタイミング回路７
が位相吸収メモリ４に供給する読み出しアドレスを表す
、今、仮りに、セレクタ３３及び４３が第３図に示すａ
及びａ′のバスを選択しているとする。入力データは、
９回線が時分割に多重化された形態で入力する。書き込
みフレームパルスは入力データの先頭の回線の位置を示
すパルスである。第４図（ａ）及び（ｂ）に示すように
、書き込みタイミング回路５は、書き込みフレームパル
スの到来時に書き込みアドレスをリセットし、その後順
次書き込みアドレスを増加させる。読み出しタイミング
回路７は。

読み出しフレームパルスの到来時に読み出しアドレスを
リセットし、その後順次読み出しアドレスを増加させる
０選択された入力データは、書き込みタイミング回路５
で示されるアドレスに従って位相吸収メモリ４に書き込
まれ、読み出しタイミング回路７で示されるアドレスに
従って読み出されることにより、読み出しフレームパル
スに同期して出力される。書き込みアドレスと読み出し
アドレスとが重なるとスリップが生じ、データの２度読
み又は欠損が起きるため、これを防がなければならない
。そこで１位相差検出回路６は、書き込みアドレスと読
み出しアドレスを観測し、両者が接近した場合にパルス
をスリップ制御回路３８に供給し、スリップ制御回路３
８は、セレクタ３３及び４３がｂ及びｂ′の経路を選択
するように制御する。この後の入力データ及び書き込み
フレームパルスは遅延回路１及び１１を通過して位相吸
収メモリ４及び書き込みタイミング回路５に供給される
ため、第４図に示すように位相吸収メモリ４における書
き込みタイミングは３タイムスロツトだけ後方にシフト
する（これを強制スリップと称する）、強制スリップに
よって１．フレームに限りデータの２度読み又は欠損が
起きるが、その後連続して起きることはない、又、セレ
クタ３３及び４３がｂ及びｂ′の経路を選択している状
態において書き込みアドレスと読み出しアドレスが接近
した場合には、スリップ制御回路３８はセレクタ３３及
び４３がａ及びａ′の経路を選択するように制御する。

この場合には１位相吸収メモリ４における書き込みタイ
ミングは３タイムスロツトだけ前方にシフトする。或は
１等価的に６タイムスロツトだけ後方にシフトすると考
えても良い。

第６図は、入出力間に一方向性の位相シフトが生じてい
る場合の強制スリップによる位相吸収メモリ４の入出力
間のアドレス位相差を表したものである。

〔発明が解決しようとする問題点〕

上記従来技術では１強制スリップの量はセレクタの状悪
に依存して一意に決定されるものであり、これを制御す
ることはできない、各交換局が独立にクロック発振源を
有する独立同期方式を用いた場合、或は、通常は従属交
換局が主交換局のクロックに従属するがクロック分配経
路障害時には従属交換局が独立なりロックで自走する弱
結合従属同期方式における自走時には、第６図（、）に
示すように一方向性の位相シフトが生じる場合がある。

この場合、上記従来技術では強制スリップ量を制御でき
ないために第６図（ｂ）に示すようにしばしば強制スリ
ップが起こる。

本発明の目的は、一方向性の位相シフトが生じる場合の
強制スリップの頻度を小さくすることが可能なフレーム
位相同期装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、入力データを一時記憶するための第１の記
憶手段と、該第１の記憶手段への書き込みアドレスを制
御する第１の制御回路と、該第１の記憶手段よりの読み
出しアドレスを制御する第２の制御回路と、該書き込み
アドレスと読み出しアドレスとが特定値以下に接近した
場合に該周アドレスを特定値以上に強制的に離反させる
スリップ制御回路とから成るフレーム位相同期装置に。

前記スリップ制御が成される場合に書き込みアドレスが
読み出しアドレスの前方又は後方の何れにあるかを記憶
する第２の記憶手段と、該第２の記憶手段の内容に基づ
いて強制スリップ量を決定する第３の制御回路とを付加
することにより達成される。

〔作用Ｊ 入力データは、第１の制御回路が出力する書き込みアド
レスに従って第１の記憶手段に書き込まれ、第２の制御
回路が出力する読み出しアドレスに従って第１の記憶手
段より読み出される。スリップ制御回路は書き込みアド
レスと読み出しアドレスとが特定値以下に接近した場合
に両アドレスを特定値以上に強制的に離反させる。第２
の記憶手段は、スリップ制御が行なわれる直前に書き込
みアドレスが読み出しアドレスの前方又は後方の何れに
あるかを記憶する。第３の制御回路は、第２の記憶手段
の内容より過去の位相シフトが一方向性のものであるか
否かを判断し、一方向性のものであるならば強制スリッ
プ量を大きくする。これによって、一方向性の位相シフ
トが発生している場合、強制スリップ時のアドレスの離
反量を大きくすることができるため、スリップの頻度が
小さくなる。

〔実施例〕

以下１本発明の第１の実施例を第１図により説明する。

第１の実施例は、入力データを一時記憶するための位相
吸収メモリ４、入力データを特定時間（３タイムスロツ
ト）だけ遅延させるための遅延回路１、遅延回路１の出
力を更に特定時間（３タイムスロツト）だけ遅延させる
ための遅延回路２．遅延回路１の出力と遅延回路２の出
力と入力データとから何れか１つを選択して位相吸収メ
モリ４に供給するためのセレクタ３．書き込みフレーム
パルスを入力して特定時間（３タイムスロツト）だけ遅
延させるための遅延回路１１．遅延１１の出力を更に特
定時間（３タイムスロツト）だけ遅延させるための遅延
回路１２、遅延回路１１の出力と遅延回路１２の出力と
入力した書き込みフレームパルスとから何れか１つを選
択して出力するセレクタ１３、選択された書き込みフレ
ームパルスと書き込みクロックを入力して位相吸収メモ
リ４に書き込みアドレスを供給する書き込みタイミング
回路５．読み出しフレームパルスと読み出しクロックと
を入力して位相吸収メモリ４に読み出しアドレスを供給
する読み出しタイミング回路７．書き込みアドレスと読
み出しアドレスをａ潤し両者が特定値より接近した場合
にパルスを発生する位相差検出回路６１位相差検出回路
６よりパルスを受けた場合に書き込みアドレスが読み出
しアドレスの前方又は後方の何れにあるかを記憶する記
憶回路９、位相差検出回路６よりパルスを受けた場合に
記憶回路９の内容に応じてセレクタ３及びセレクタ１３
において選択している入力経路を変更させる制御を行う
判定回路８とから構成される。

次に、第１の実施例の動作を説明する０位相吸収メモリ
４、書き込みタイミング回路５、読み出しタイミング回
路７の動作は第３図の場合と全く同様であり１選択され
た入力データは、書き込みタイミング回路５で示される
アドレスに従って位相吸収メモリ４に書き込まれ、読み
出しタイミング回路７で示されるアドレスに従って読み
出されることにより、読み出しフレームパルスに同期し
て出力される１位相差検出回路６は、書き込みアドレス
と読み出しアドレスを観測し１両者が接近した場合にパ
ルスを記憶回路９及び判定回路８に供給する。記憶回路
９は１位相差検出回路６よリパルスを受けると、書き込
みアドレスが読み出しアドレスの前方にあるか後方にあ
るかを判断し記憶する。又、判定回路８は１位相差検出
回路６よリパルスを受けると、記憶回路９の内容から位
相シフトが一方向性のものであるか否かを判断し、この
判断に応じてセレクタ３及びセレクタ１３の選択してい
る経路を変更させ、強制スリップを行う、即ち、過去の
強制スリップ時において、特定回数連続して書き込みア
ドレスが読み出しアドレスの前方にある場合は、又は逆
に特定回数連続して後方にある場合には一方向性の位相
シフトが起きていると半折する。セレクタ３及びセレク
タ１３は以下の表に基づいて動作する。

表 即ち１通常の場合には強制スリップにおけるアドル ス離反量を一フレームとし、一方向性位相シフトの場合
には一フレームとなるように制御する。

第５図は、入出力間に一方向性の位相シフトが生じてい
る場合の第１の実施例の強制スリップの状況を表したも
のである。

第５図から明らかなように、第１の実施例によれば、一
方向性の位相シフトが生じている場合、第３図の従来の
技術に比較し１強制スリップの頻度が−に減少する。

次に、第２の実施例を第２図を用いて説明する。

第２の実施例は、入力データを一時記憶するための位相
吸収メモリ４．書き込みフレームパルスと書き込みクロ
ックを入力して位相吸収メモリ４に書き込みアドレスを
供給する書き込みタイミング回路５、読み出しフレーム
パルスと読み出しクロックとを入力して位相吸収メモリ
４に読み出しアドレスを供給する読み出しタイミング回
路２４、書き込みアドレスと読み出しアドレスを観測し
両者が特定値より接近した場合にパルスを発生する位相
差検出回路６５位相差検出回路６よりパルスを受けた場
合に書き込みアドレスが読み出しアドレスの前方又は後
方の何れにあるかを記憶する記憶回路９、位相差検出回
路６よりパルスを受けた場合に記憶回路９の内容に応じ
て読み出しタイミング回路のアドレスを強制的にシフト
させる判定回路２６とから構成される。第２の実施例は
、フレーム周期が伝送路のワンダ量に比較して小さい場
合に用いる。

次に、第２の実施例の動作を説明する０位相吸収メモリ
４、書き込みタイミング回路５、位相差検出回路６．記
憶回路９は、第１の実施例と同様の動作をする。読み出
しタイミング回路２４は第１の実施例とほぼ同様の動作
をするが１強制スリップ時には判定回路２６の制御に従
い、フレーム周期の整数倍だけ読み出しアドレスをシフ
トする。

判定回路２６は、位相差検出回路６よりパルスを受ける
と記憶回路９の内容から位相シフトが一方向性のもので
あるか否かを判断し、この判断に応じて読み出しタイミ
ング回路を制御して読み出しアドレスをシフトし強制ス
リップを行う、読み出しアドレスのシフト量は、通常の
場合にはより小さくし、一方向性の位相シフトが生じて
いると判断された場合にはより大きくする。

〔発明の効果〕

本発明によれば、一方向性の位相シフトがある場合に強
制スリップの量を大きくすることができるので、スリッ
プの頻度が小さくなり、ディジタル伝送路の品質が向上
する。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来の装
置のブロック図、第４図及び第６図は！ｓ３図の動作説
明図、第５図は第１図の動作説明図である。

Claims (1)

【特許請求の範囲】
1. １、入力データを一時記憶するための第１の記憶手段と
   、該第１の記憶手段への書き込みアドレスを制御する第
   １の制御回路と、該第１の記憶手段よりの読み出しアド
   レスを制御する第２の制御回路と、該書き込みアドレス
   と読み出しアドレスとが特定値以下に接近した場合に該
   両アドレスを特定値以上に強制的に離反させるスリップ
   制御回路とから成るフレーム位相同期装置において、前
   記スリップ制御が成される場合に書き込みアドレスが読
   み出しアドレスの前方又は後方の何れにあるかを記憶す
   る第２の記憶手段と、該第２の記憶手段の内容に基づい
   て強制スリップ量を決定する第３の制御回路とを備えた
   ことを特徴とするフレーム位相同期装置。