JPH0514325A - セル位相乗換回路 - Google Patents
セル位相乗換回路Info
- Publication number
- JPH0514325A JPH0514325A JP3165823A JP16582391A JPH0514325A JP H0514325 A JPH0514325 A JP H0514325A JP 3165823 A JP3165823 A JP 3165823A JP 16582391 A JP16582391 A JP 16582391A JP H0514325 A JPH0514325 A JP H0514325A
- Authority
- JP
- Japan
- Prior art keywords
- read
- cell
- pulse
- fifo
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 正常でない書込または読出が行われても、入
力条件の復旧の後に自動的に回復し、かつ障害の波及を
必要最小限に抑えることができる。 【構成】 ＦＩＦＯ１に書込クロック信号１１に基づき
入力データ１０とともに書込パルス１２を書込み、読出
クロック信号２１および読出許可信号３０に基づきその
内容を読出す。読出制御手段２００はＦＩＦＯ１からの
書込パルス２４および読出パルス２２に基づき読出許可
信号３０をＦＩＦＯ１に与え制御信号２５をセレクタ２
１０に与えてＦＩＦＯ１からの読出データ２３と無意セ
ル生成手段２１０からの無意セルとを選択して出力させ
る。
力条件の復旧の後に自動的に回復し、かつ障害の波及を
必要最小限に抑えることができる。 【構成】 ＦＩＦＯ１に書込クロック信号１１に基づき
入力データ１０とともに書込パルス１２を書込み、読出
クロック信号２１および読出許可信号３０に基づきその
内容を読出す。読出制御手段２００はＦＩＦＯ１からの
書込パルス２４および読出パルス２２に基づき読出許可
信号３０をＦＩＦＯ１に与え制御信号２５をセレクタ２
１０に与えてＦＩＦＯ１からの読出データ２３と無意セ
ル生成手段２１０からの無意セルとを選択して出力させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＳＤＮの非同期転送
モード回路間のセル位相乗換回路に利用する。特に、固
定ビット長のセルを単位として互いに異なるクロック信
号とセル位相パルスとで動作する非同期転送モード（Ａ
ＴＭ）回路間のセルの送受を可能とし、入力側および出
力側のセル位相パルスが正常でない周期で入力された場
合でもそれに従属し、周期の変動による影響を最小限に
抑えた動作を補償するセル位相乗換回路に関するもので
ある。
モード回路間のセル位相乗換回路に利用する。特に、固
定ビット長のセルを単位として互いに異なるクロック信
号とセル位相パルスとで動作する非同期転送モード（Ａ
ＴＭ）回路間のセルの送受を可能とし、入力側および出
力側のセル位相パルスが正常でない周期で入力された場
合でもそれに従属し、周期の変動による影響を最小限に
抑えた動作を補償するセル位相乗換回路に関するもので
ある。
【０００２】
【従来の技術】図５は従来例のセル位相乗換回路のブロ
ック構成図である。図６は従来例のセル位相乗換回路の
動作を示すタイムチャートである。
ック構成図である。図６は従来例のセル位相乗換回路の
動作を示すタイムチャートである。
【０００３】従来、セル位相乗換回路は、図５および図
６において所定周期ＴＣのセル長を意識していないビッ
ト単位またはバイト単位などのＦＩＦＯ３が用いられ、
入力側の書込クロック信号１１と書込パルス（セル位相
パルス）１２に従い、書込パルス１２によって区切られ
た入力データ１０をそれぞれ一つのセルＤn 、Ｄn+1 、
Ｄn+2 、…として書込を行っていた。
６において所定周期ＴＣのセル長を意識していないビッ
ト単位またはバイト単位などのＦＩＦＯ３が用いられ、
入力側の書込クロック信号１１と書込パルス（セル位相
パルス）１２に従い、書込パルス１２によって区切られ
た入力データ１０をそれぞれ一つのセルＤn 、Ｄn+1 、
Ｄn+2 、…として書込を行っていた。
【０００４】同様に出力側では、読出クロック信号２１
と読出パルス２２に従って、読出パルス２２によって区
切られた時間域にＦＩＦＯ３内に保持されたデータをセ
ルとして順次読出して出力していた（読出データ２
３）。上記一連の動作において、制御手段４は、書込ク
ロック信号１１と書込パルス１２とによって識別される
書込セル数と、読出クロック信号２１と読出パルス２２
とによって識別される読出セル数を比較し、ＦＩＦＯ３
内の保持されているセル数を認識し、読出すべきセルが
ない場合には制御信号２８によりセレクタ２１０を切替
え無意セル生成手段２２０の出力を選択して無意セルを
出力させていた。
と読出パルス２２に従って、読出パルス２２によって区
切られた時間域にＦＩＦＯ３内に保持されたデータをセ
ルとして順次読出して出力していた（読出データ２
３）。上記一連の動作において、制御手段４は、書込ク
ロック信号１１と書込パルス１２とによって識別される
書込セル数と、読出クロック信号２１と読出パルス２２
とによって識別される読出セル数を比較し、ＦＩＦＯ３
内の保持されているセル数を認識し、読出すべきセルが
ない場合には制御信号２８によりセレクタ２１０を切替
え無意セル生成手段２２０の出力を選択して無意セルを
出力させていた。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のセル位相乗換回路では、書込側と読出側のクロッ
ク信号およびパルスの入力と所定周期ＴＣの値が定常的
に保証されていることを前提としていた。そのために保
証されない場合に、たとえば外部回路の誤動作によるク
ロック信号またはパルスの欠落および雑音の混入による
擬似パルスが発生した場合などに、セルの書込または読
出の位相ずれが起こりＦＩＦＯ３内に余剰のデータが残
留する。この残留データのために出力側において読出パ
ルス２２と読出データセル２３の位相ずれが起こり、従
来回路では自立的に障害の発生を認識できなかった。さ
らに、２次的障害として制御手段４が認識できずにＦＩ
ＦＯ３の障害（たとえばオーバフロー、アンダフロー）
が発生し、上記障害の復旧には、制御信号３０によりＦ
ＩＦＯ３の初期化などをする必要があった。初期化を行
うＦＩＦＯ３内の他の正常セルが全て廃棄され、またそ
の期間中は周辺回路の動作が休止する問題があった。
来例のセル位相乗換回路では、書込側と読出側のクロッ
ク信号およびパルスの入力と所定周期ＴＣの値が定常的
に保証されていることを前提としていた。そのために保
証されない場合に、たとえば外部回路の誤動作によるク
ロック信号またはパルスの欠落および雑音の混入による
擬似パルスが発生した場合などに、セルの書込または読
出の位相ずれが起こりＦＩＦＯ３内に余剰のデータが残
留する。この残留データのために出力側において読出パ
ルス２２と読出データセル２３の位相ずれが起こり、従
来回路では自立的に障害の発生を認識できなかった。さ
らに、２次的障害として制御手段４が認識できずにＦＩ
ＦＯ３の障害（たとえばオーバフロー、アンダフロー）
が発生し、上記障害の復旧には、制御信号３０によりＦ
ＩＦＯ３の初期化などをする必要があった。初期化を行
うＦＩＦＯ３内の他の正常セルが全て廃棄され、またそ
の期間中は周辺回路の動作が休止する問題があった。
【０００６】本発明は上記の問題点を解決するもので、
正常でない書込または読出が行われても、入力条件の復
旧の後に自動的に回復し、かつ障害の波及を必要最小限
に抑えることができるセル位相乗換回路を提供すること
を目的とする。
正常でない書込または読出が行われても、入力条件の復
旧の後に自動的に回復し、かつ障害の波及を必要最小限
に抑えることができるセル位相乗換回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明は、書込パルスに
同期して入力する所定周期のセルを保持するＦＩＦＯ
と、規定の無意セルを生成する無意セル生成手段と、入
力する制御信号に基づき上記ＦＩＦＯと無意セル生成手
段との出力を選択するセレクタとを備えたセル位相乗換
回路において、上記ＦＩＦＯに書込クロック信号に基づ
き上記セルとともに上記書込パルスを書込み、読出クロ
ック信号および入力する読出許可信号に基づきその内容
を出力する手段を含み、読出パルス、上記読出クロック
信号および上記ＦＩＦＯからの書込パルスに基づき上記
制御信号および読出許可信号を出力する読出制御手段を
備えたことを特徴とする。
同期して入力する所定周期のセルを保持するＦＩＦＯ
と、規定の無意セルを生成する無意セル生成手段と、入
力する制御信号に基づき上記ＦＩＦＯと無意セル生成手
段との出力を選択するセレクタとを備えたセル位相乗換
回路において、上記ＦＩＦＯに書込クロック信号に基づ
き上記セルとともに上記書込パルスを書込み、読出クロ
ック信号および入力する読出許可信号に基づきその内容
を出力する手段を含み、読出パルス、上記読出クロック
信号および上記ＦＩＦＯからの書込パルスに基づき上記
制御信号および読出許可信号を出力する読出制御手段を
備えたことを特徴とする。
【０００８】また、本発明は、上記読出制御手段は、上
記読出パルスを入力したときに上記読出許可信号を出力
する手段と、上記ＦＩＦＯからの書込パルスと上記読出
パルスとが同期したときに上記制御信号を上記セレクタ
に与えて上記ＦＩＦＯからのセルを出力させ、この二つ
のパルスの内の一方の書込パルスを入力したときには上
記読出許可信号の出力を禁止し他方の読出パルスを入力
するまで上記ＦＩＦＯからのセルを保持させ上記制御信
号を上記セレクタに与えて上記無意セル生成手段からの
無意セルを出力させ、この二つのパルスの内の他方の読
出パルスを入力したときには上記ＦＩＦＯからの余剰分
を廃棄した後に上記読出許可信号の出力を禁止し上記制
御信号を上記セレクタに与えてこの二つのパルスが同期
するまで上記無意セル生成手段からの無意セルを出力さ
せる手段を含むことができる。
記読出パルスを入力したときに上記読出許可信号を出力
する手段と、上記ＦＩＦＯからの書込パルスと上記読出
パルスとが同期したときに上記制御信号を上記セレクタ
に与えて上記ＦＩＦＯからのセルを出力させ、この二つ
のパルスの内の一方の書込パルスを入力したときには上
記読出許可信号の出力を禁止し他方の読出パルスを入力
するまで上記ＦＩＦＯからのセルを保持させ上記制御信
号を上記セレクタに与えて上記無意セル生成手段からの
無意セルを出力させ、この二つのパルスの内の他方の読
出パルスを入力したときには上記ＦＩＦＯからの余剰分
を廃棄した後に上記読出許可信号の出力を禁止し上記制
御信号を上記セレクタに与えてこの二つのパルスが同期
するまで上記無意セル生成手段からの無意セルを出力さ
せる手段を含むことができる。
【０００９】
【作用】ＦＩＦＯに書込クロック信号に基づきセルとと
もに書込パルスを書込み読出クロック信号および入力す
る読出許可信号に基づきその内容を出力する。読出制御
手段は読出パルスおよび読出クロック信号に基づきＦＩ
ＦＯからの書込パルスおよびこの読出パルスに基づき制
御信号および読出許可信号をセレクタおよびＦＩＦＯに
それぞれ出力する。
もに書込パルスを書込み読出クロック信号および入力す
る読出許可信号に基づきその内容を出力する。読出制御
手段は読出パルスおよび読出クロック信号に基づきＦＩ
ＦＯからの書込パルスおよびこの読出パルスに基づき制
御信号および読出許可信号をセレクタおよびＦＩＦＯに
それぞれ出力する。
【００１０】以上により正常でない書込または読出が行
われても、入力条件の復旧の後に自動的に回復し、かつ
障害の波及を必要最小限に抑えることができる。
われても、入力条件の復旧の後に自動的に回復し、かつ
障害の波及を必要最小限に抑えることができる。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例セル位相乗換回路のブロッ
ク構成図である。
する。図１は本発明一実施例セル位相乗換回路のブロッ
ク構成図である。
【００１２】図１において、セル位相乗換回路は、非同
期転送モード回路から書込パルス１２に同期して入力す
る所定周期のセルとして入力データ１０を保持するＦＩ
ＦＯ１と、規定の無意セルを生成して相手先非同期転送
モード回路に出力する無意セル生成手段２２０と、入力
する制御信号２５に基づきＦＩＦＯ１と無意セル生成手
段２２０との出力を選択するセレクタ２１０とを備え
る。
期転送モード回路から書込パルス１２に同期して入力す
る所定周期のセルとして入力データ１０を保持するＦＩ
ＦＯ１と、規定の無意セルを生成して相手先非同期転送
モード回路に出力する無意セル生成手段２２０と、入力
する制御信号２５に基づきＦＩＦＯ１と無意セル生成手
段２２０との出力を選択するセレクタ２１０とを備え
る。
【００１３】ここで本発明の特徴とするところは、ＦＩ
ＦＯ１に書込クロック信号１１に基づき入力データ１０
とともに書込パルス１２を書込み、読出クロック信号１
１および入力する読出許可信号３０に基づきその内容を
出力する手段を含み、読出パルス１２、読出クロック信
号１１およびＦＩＦＯ１からの書込パルス２４に基づき
制御信号２５および読出許可信号３０を出力する読出制
御手段２００を備えたことにある。
ＦＯ１に書込クロック信号１１に基づき入力データ１０
とともに書込パルス１２を書込み、読出クロック信号１
１および入力する読出許可信号３０に基づきその内容を
出力する手段を含み、読出パルス１２、読出クロック信
号１１およびＦＩＦＯ１からの書込パルス２４に基づき
制御信号２５および読出許可信号３０を出力する読出制
御手段２００を備えたことにある。
【００１４】また、読出制御手段２００は、読出パルス
２２を入力したときに読出許可信号３０を出力する手段
と、ＦＩＦＯ１からの書込パルス２４と読出パルス２２
とが同期したときに制御信号２５をセレクタ２１０に与
えてＦＩＦＯ１からのセルとして読出データ２３を出力
させ、この二つのパルスの内の一方の書込パルス２４を
入力したときには読出許可信号３０の出力を禁止し他方
の読出パルス２２を入力するまでＦＩＦＯ１にその内容
を保持させ制御信号２５をセレクタ２１０に与えて無意
セル生成手段２２０からの無意セルを出力させ、この二
つのパルスの内の他方の読出パルスを入力したときには
ＦＩＦＯ１からの余剰分を廃棄した後に読出許可信号３
０の出力を禁止し制御信号２５をセレクタ２１０に与え
てこの二つのパルスが同期するまで無意セル生成手段２
２０からの無意セルを出力させる手段を含む。
２２を入力したときに読出許可信号３０を出力する手段
と、ＦＩＦＯ１からの書込パルス２４と読出パルス２２
とが同期したときに制御信号２５をセレクタ２１０に与
えてＦＩＦＯ１からのセルとして読出データ２３を出力
させ、この二つのパルスの内の一方の書込パルス２４を
入力したときには読出許可信号３０の出力を禁止し他方
の読出パルス２２を入力するまでＦＩＦＯ１にその内容
を保持させ制御信号２５をセレクタ２１０に与えて無意
セル生成手段２２０からの無意セルを出力させ、この二
つのパルスの内の他方の読出パルスを入力したときには
ＦＩＦＯ１からの余剰分を廃棄した後に読出許可信号３
０の出力を禁止し制御信号２５をセレクタ２１０に与え
てこの二つのパルスが同期するまで無意セル生成手段２
２０からの無意セルを出力させる手段を含む。
【００１５】このような構成のセル位相乗換回路の動作
について説明する。図２は本発明のセル位相乗換回路の
セル位相乗換動作を示すタイムチャートである。図３は
本発明のセル位相乗換回路の書込動作を示すタイムチャ
ートである。図４は本発明のセル位相乗換回路の読出動
作を示すタイムチャートである。
について説明する。図２は本発明のセル位相乗換回路の
セル位相乗換動作を示すタイムチャートである。図３は
本発明のセル位相乗換回路の書込動作を示すタイムチャ
ートである。図４は本発明のセル位相乗換回路の読出動
作を示すタイムチャートである。
【００１６】図１および図２において、まずＦＩＦＯ１
に対する書込動作について説明する。書込クロック信号
１１と書込パルス１２とに同期して入力された入力デー
タ１０は書込パルス１２とともにＦＩＦＯ１に書込まれ
る。このときに外部回路の誤動作による書込クロック信
号１１または書込パルス１２の欠落または雑音の混入に
よる疑似パルスが発生した場合の動作例を図３を用いて
説明する。書込パルス１２はセルの区切りを判断するも
のであるから、書込パルス１２n+2 のように書込パルス
が欠落または書込パルス１２n+2 ′のように書込パルス
がセルの先頭と非同期で入力された場合には書込パルス
１２n+1 と書込パルス１２n+2 との一つのデータとして
ＦＩＦＯ１に書込む。また、書込パルス１２n+3 ′のよ
うに疑似パルスの発生または書込パルスがセルの先頭と
非同期で入力された場合には書込パルス１２n+3 と書込
パルス１２n+3 ′との二つのデータとしてＦＩＦＯ１に
書込む。すなわち、どのようなデータであっても書込パ
ルスと並列に書込まれているデータをセルの先頭と判断
してＦＩＦＯ１に書込む。
に対する書込動作について説明する。書込クロック信号
１１と書込パルス１２とに同期して入力された入力デー
タ１０は書込パルス１２とともにＦＩＦＯ１に書込まれ
る。このときに外部回路の誤動作による書込クロック信
号１１または書込パルス１２の欠落または雑音の混入に
よる疑似パルスが発生した場合の動作例を図３を用いて
説明する。書込パルス１２はセルの区切りを判断するも
のであるから、書込パルス１２n+2 のように書込パルス
が欠落または書込パルス１２n+2 ′のように書込パルス
がセルの先頭と非同期で入力された場合には書込パルス
１２n+1 と書込パルス１２n+2 との一つのデータとして
ＦＩＦＯ１に書込む。また、書込パルス１２n+3 ′のよ
うに疑似パルスの発生または書込パルスがセルの先頭と
非同期で入力された場合には書込パルス１２n+3 と書込
パルス１２n+3 ′との二つのデータとしてＦＩＦＯ１に
書込む。すなわち、どのようなデータであっても書込パ
ルスと並列に書込まれているデータをセルの先頭と判断
してＦＩＦＯ１に書込む。
【００１７】次に、ＦＩＦＯ１に対する読出動作につい
て説明する。読出クロック信号２１と読出パルス２２に
同期して出力される出力データ２０は、ＦＩＦＯ１に書
込んだ書込パルス２４と読出パルス２２とを読出制御手
段２００で出力条件を検証して、読出許可信号３０を出
力しＦＩＦＯ１からデータを読出す。このときＦＩＦＯ
１に書込んだ書込みパルス２４と読出パルス２２と出力
データ２０との動作を図４を用いて説明する。出力デー
タ２０は書込パルス２４と読出パルス２２の同期が取れ
たときに読出しをするが、読出パルス２２よりもＦＩＦ
Ｏ１に書込んだ書込みパルス２４の方が早く入力された
場合には、読出パルス２２n+2 と書込パルス２４n+2 の
ように書込パルス２４n+2 の入力により読出許可信号３
０の出力を禁止しＦＩＦＯ１からの出力を停止して（図
４）、次の読出パルス２２n+2 が入力されるまで無意
セル生成手段２２０によりアイドルセルを出力するよう
にセレクタ２１０を切替える。
て説明する。読出クロック信号２１と読出パルス２２に
同期して出力される出力データ２０は、ＦＩＦＯ１に書
込んだ書込パルス２４と読出パルス２２とを読出制御手
段２００で出力条件を検証して、読出許可信号３０を出
力しＦＩＦＯ１からデータを読出す。このときＦＩＦＯ
１に書込んだ書込みパルス２４と読出パルス２２と出力
データ２０との動作を図４を用いて説明する。出力デー
タ２０は書込パルス２４と読出パルス２２の同期が取れ
たときに読出しをするが、読出パルス２２よりもＦＩＦ
Ｏ１に書込んだ書込みパルス２４の方が早く入力された
場合には、読出パルス２２n+2 と書込パルス２４n+2 の
ように書込パルス２４n+2 の入力により読出許可信号３
０の出力を禁止しＦＩＦＯ１からの出力を停止して（図
４）、次の読出パルス２２n+2 が入力されるまで無意
セル生成手段２２０によりアイドルセルを出力するよう
にセレクタ２１０を切替える。
【００１８】また、読出パルス２２よりもＦＩＦＯ１に
書込んだ書込パルス２４の方が遅く入力された場合に
は、読出パルス２２n+4 と書込パルス２４n+4 のように
読出パルス２２n+4 でＦＩＦＯ１からの余剰分のデータ
２２n+3 を廃棄しつつ無意セル生成手段２２０によりア
イドルセルを出力するようにセレクタ２１０を切替え
る。
書込んだ書込パルス２４の方が遅く入力された場合に
は、読出パルス２２n+4 と書込パルス２４n+4 のように
読出パルス２２n+4 でＦＩＦＯ１からの余剰分のデータ
２２n+3 を廃棄しつつ無意セル生成手段２２０によりア
イドルセルを出力するようにセレクタ２１０を切替え
る。
【００１９】次の書込パルス２４n+4 が入力される前の
読出パルス２２n+4 は余剰分のデータを廃棄し終わって
いないため無視してアイドルセルを出力し、次の書込パ
ルス２４n+4 が入力されたときに余剰分のデータを廃棄
し終わったことになり、データ２０n+4 が出力可能とな
るので読出許可信号３０の出力を禁止しＦＩＦＯ１の出
力を停止して（図４）、次の読出パルス２２n+5 が入
力されるまで無意セル生成手段２２０によりアイドルセ
ルを出力するようにセレクタ２１０を切替える。
読出パルス２２n+4 は余剰分のデータを廃棄し終わって
いないため無視してアイドルセルを出力し、次の書込パ
ルス２４n+4 が入力されたときに余剰分のデータを廃棄
し終わったことになり、データ２０n+4 が出力可能とな
るので読出許可信号３０の出力を禁止しＦＩＦＯ１の出
力を停止して（図４）、次の読出パルス２２n+5 が入
力されるまで無意セル生成手段２２０によりアイドルセ
ルを出力するようにセレクタ２１０を切替える。
【００２０】
【発明の効果】以上説明したように、本発明は、正常で
ない書込または読出が行われても、入力条件の復旧の後
に自動的に回復し、かつ障害の波及を必要最小限に抑え
ることができる優れた効果がある。
ない書込または読出が行われても、入力条件の復旧の後
に自動的に回復し、かつ障害の波及を必要最小限に抑え
ることができる優れた効果がある。
【図１】本発明一実施例セル位相乗換回路のブロック構
成図。
成図。
【図２】本発明のセル位相乗換回路の乗換動作を示すタ
イムチャート。
イムチャート。
【図３】本発明のセル位相乗換回路の書込動作を示すタ
イムチャート。
イムチャート。
【図４】本発明のセル位相乗換回路の読出動作を示すタ
イムチャート。
イムチャート。
【図５】従来例のセル位相乗換回路のブロック構成図。
【図６】従来例のセル位相乗換回路の乗換動作を示すタ
イムチャート。
イムチャート。
１、３ ＦＩＦＯ
４ 制御手段
１０ 入力データ
１１ 書込クロック信号
１２ 書込パルス
２０ 出力データ
２１ 読出クロック信号
２２ 読出パルス
２３ 読出データ
２４ ＦＩＦＯに保持された書込パルス
２５、２７、２８ 制御信号
３０ 読出許可信号
２００ 読出制御手段
２１０ セレクタ
２２０ 無意セル生成手段
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井家 洋明
東京都港区三田１丁目４番28号 日本電気
通信システム株式会社内
Claims (2)
- 【請求項１】 書込パルスに同期して入力する所定周期
のセルを保持するＦＩＦＯと、規定の無意セルを生成す
る無意セル生成手段と、入力する制御信号に基づき上記
ＦＩＦＯと無意セル生成手段との出力を選択するセレク
タとを備えたセル位相乗換回路において、 上記ＦＩＦＯに書込クロック信号に基づき上記セルとと
もに上記書込パルスを書込み、読出クロック信号および
入力する読出許可信号に基づきその内容を出力する手段
を含み、 読出パルス、上記読出クロック信号および上記ＦＩＦＯ
からの書込パルスに基づき上記制御信号および読出許可
信号を出力する読出制御手段を備えたことを特徴とする
セル位相乗換回路。 - 【請求項２】 上記読出制御手段は、上記読出パルスを
入力したときに上記読出許可信号を出力する手段と、上
記ＦＩＦＯからの書込パルスと上記読出パルスとが同期
したときに上記制御信号を上記セレクタに与えて上記Ｆ
ＩＦＯからのセルを出力させ、この二つのパルスの内の
一方の書込パルスを入力したときには上記読出許可信号
の出力を禁止し他方の読出パルスを入力するまで上記Ｆ
ＩＦＯからのセルを保持させ上記制御信号を上記セレク
タに与えて上記無意セル生成手段からの無意セルを出力
させ、この二つのパルスの内の他方の読出パルスを入力
したときには上記ＦＩＦＯからの余剰分を廃棄した後に
上記読出許可信号の出力を禁止し上記制御信号を上記セ
レクタに与えてこの二つのパルスが同期するまで上記無
意セル生成手段からの無意セルを出力させる手段を含む
請求項１記載のセル位相乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165823A JP2702318B2 (ja) | 1991-07-05 | 1991-07-05 | セル位相乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165823A JP2702318B2 (ja) | 1991-07-05 | 1991-07-05 | セル位相乗換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514325A true JPH0514325A (ja) | 1993-01-22 |
| JP2702318B2 JP2702318B2 (ja) | 1998-01-21 |
Family
ID=15819680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3165823A Expired - Lifetime JP2702318B2 (ja) | 1991-07-05 | 1991-07-05 | セル位相乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702318B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05244129A (ja) * | 1992-02-27 | 1993-09-21 | Oki Electric Ind Co Ltd | Ｓｄｈインタフェース回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229042A (ja) * | 1988-07-18 | 1990-01-31 | Matsushita Electric Ind Co Ltd | 同期変換装置 |
| JPH02226831A (ja) * | 1989-02-28 | 1990-09-10 | Oki Electric Ind Co Ltd | 同期合わせ回路 |
| JPH02233040A (ja) * | 1989-03-06 | 1990-09-14 | Toshiba Corp | セルスイッチ |
| JPH03150942A (ja) * | 1989-11-07 | 1991-06-27 | Oki Electric Ind Co Ltd | データ伝送システム |
| JPH04119032A (ja) * | 1990-09-07 | 1992-04-20 | Nippon Telegr & Teleph Corp <Ntt> | セル位相同期方法およびその回路 |
-
1991
- 1991-07-05 JP JP3165823A patent/JP2702318B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229042A (ja) * | 1988-07-18 | 1990-01-31 | Matsushita Electric Ind Co Ltd | 同期変換装置 |
| JPH02226831A (ja) * | 1989-02-28 | 1990-09-10 | Oki Electric Ind Co Ltd | 同期合わせ回路 |
| JPH02233040A (ja) * | 1989-03-06 | 1990-09-14 | Toshiba Corp | セルスイッチ |
| JPH03150942A (ja) * | 1989-11-07 | 1991-06-27 | Oki Electric Ind Co Ltd | データ伝送システム |
| JPH04119032A (ja) * | 1990-09-07 | 1992-04-20 | Nippon Telegr & Teleph Corp <Ntt> | セル位相同期方法およびその回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05244129A (ja) * | 1992-02-27 | 1993-09-21 | Oki Electric Ind Co Ltd | Ｓｄｈインタフェース回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702318B2 (ja) | 1998-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2600496B2 (ja) | セル位相乗換回路 | |
| JPH0514325A (ja) | セル位相乗換回路 | |
| JPH1127229A (ja) | フレームアライナ回路 | |
| US5444658A (en) | Elastic store memory circuit | |
| JP2752806B2 (ja) | セル位相乗換回路 | |
| KR0175605B1 (ko) | 에이.티.엠.에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직 | |
| JP2758736B2 (ja) | セル位相乗換回路 | |
| JPH0774755A (ja) | Ａｔｍ通信システムにおける現用予備両系セル位相合せ装置 | |
| US6421351B1 (en) | Cell phase control device applicable to data of size exceeding fixed length defined in advance with respect to cell length of write pulse signal or read pulse | |
| JP3171087B2 (ja) | Ａｔｍ伝送装置 | |
| JP2672737B2 (ja) | マルチフレーム同期回路の制御方法 | |
| JP2856470B2 (ja) | ２重化構成切り替え方式 | |
| JP2776133B2 (ja) | 送端切替方式 | |
| JP3656325B2 (ja) | Ａｔｍセル転送方式 | |
| JPS61224739A (ja) | パルススタッフ同期装置 | |
| JP2665045B2 (ja) | Ａｔｍセルゆらぎ発生装置 | |
| JP2701741B2 (ja) | 二重化・一重化切替方式 | |
| JP2757904B2 (ja) | Ａｔｍセルフォーマット変換装置 | |
| JPS62259133A (ja) | 遅延插脱によるスリツプ制御方式 | |
| JPH023345B2 (ja) | ||
| JP2567428B2 (ja) | データ転送速度変換装置 | |
| JPH05324516A (ja) | 速度変換回路 | |
| JPH0758950B2 (ja) | フレームアライナ回路 | |
| JPS63228840A (ja) | フレ−ム位相同期装置 | |
| JPS62243446A (ja) | バツフアメモリ制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071003 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 14 |