JPS62243446A - バツフアメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １亙且１ 本発明はバッファメモリ制御方式に関し、特にディジタ
ル伝送路と交換機や伝送機器との接続の際に用いられる
独立同期のバッファメモリ制御方式に関する。

従来技術 交換機相互のクロック同期によりディジタルデータを書
込み、読出し制御するいわゆるエラスティックバッファ
があるが、従来のかかるエラスティックバッファの制御
方式は第２図及び第４図に示す如き方法により行われて
いる。書込みと読出しの開始タイミングは、第２図に示
す様に、２フレーム分（Ａ、Ｂにて示す）のバッファ３
のＢフレームの最初の位置とＡフレームの最初の位置と
から夫々行われる。いま、書込みタイミングが読出しタ
イミングよりも早くなって、第４図（Ａ）に示す如く、
両者の差が大きくなり３／２フレームになると、１フレ
ーム分だけ書込みタイミングを戻して点線のタイミング
位置から動作を再開する。

また、書込みタイミングが読出しタイミングよりも遅く
なって、第４図（Ｂ）に示す如く、両者の差が小となり
１／２フレームになると、逆に１フレ゛−ム分だけ書込
みタイミングを進めて点線のタイミング位置から動作を
再開する。

この様な従来のバッファ制御方式では、書込みのタイミ
ングが読出しのタイミングよりも早くなって第４図（Ａ
）の如くその差が３／２フレームに開いたときに、残り
の容量が１／２フレームとなるので、点線で承り様に書
込みタイミングを１フレーム分戻し、これにより残りの
容量を３／２フレームに維持するようにしている。逆の
場合も、同様である。従って、書込みタイミングを１フ
レーム分だけ戻した直後に合皮は逆に書込みタイミング
が読出しタイミングよりも遅くなることが生じると、両
者の差が１／２フレーム以下となり、その結果第４図（
Ｂ）に示す様に書込みタイミングが１フレームだけ進め
られるという制御が行われることになる。寸なわら、書
込みタイミングの読出しタイミングに対する変動が早く
なったり遅くなったりすることが頻繁に生じると、１フ
レーム分の再読出しや１フレーム分の読飛ばしの動作が
繰返し生じるという欠点がある。また、書込みタイミン
グの早遅制御直後における差容量が１／２フレームと少
ないという欠点もある。

発明の目的 本発明は上記従来のものの欠点を排除すべくなされたも
のであり、その目的とするところは、書込みタイミング
の読出しタイミングに対する変動が頻繁に生じることが
あっても、１フレーム分の再読出しや１フレーム分の読
飛ばし動作の発生をより少なくするようにしたバッファ
メモリ制御方式を提供することにある。

本発明の他の目的は、書込みタイミングの早遅制御直後
における差容量をより大としたことを特徴とするバッフ
ァメモリ制御方式を提供することである。

及Ｊ」し１厘 本発明によれば、ディジタル受信データの２フレーム分
の容量を有しこのディジタル受信データの書込み及び読
出しタイミングが互いに独立同期とされたバッフ７メモ
リの制御方式であって、前記バッファメモリ上における
書込みタイミングが読出しタイミングよりも遅くなって
両タイミング差が１／２フレームＪこりも小なる所定値
となった場合、書込みタイミングを１フレーム分先へ進
め、また書込みタイミングが読出しタイミングよりも早
くなって両タイミング差・が１／２フレームよりも大な
る所定値となった場合、書込みタイミングを１フレーム
分遅らせるようにしたことを特徴とするバッファメモリ
關御方式′が得られる。

１簾１ 以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の実施例のブロック図であり、ディジタ
ル受信データはＳ／Ｐ　（シリアル／パラレル）変換器
１によりパラレルデータとなり、書込み制御回路２を介
してエラスティックバッファメモリ３へ書込まれる。こ
のメモリ３の書込み内容は読出し制御回路４を介して読
出され、Ｐ／Ｓ（パラレル／シリアル）変換器５により
シリアルデータとなり導出される。この読出し制御回路
４における読出しアドレス及びタイミングは、読出しク
ロックを計数する計数器６の出力により行われる。

読出しクロックに対して独立同期とされた書込みクロッ
クが計数器７により計数され、比較器８にて読出し用計
数器６の出力と比較されている。

また書込み用計数器７の計数出力は書込みアドレス制御
回路９へ供給されて書込みアドレスとなり書込み制御回
路２へ入力されるが、比較器８の比較結果に応じて書込
みアドレス制御回路９は書込みアドレスの早遅制御を行
うのである。

第２図は開始時の書込み読出しタイミングを示す図であ
り、メモリ３のＡ及びＢの２フレーム（各フレームは０
〜ｎアドレスよりなるものとする）のうちＡフレームの
０アドレスから読出しが開始され、ＢフレームのＯアド
レスから書込みが開始される。すなわち、メモリ書込み
位置と読出し位置とを１フレーム分ずらして開始するこ
とは従来と同様となっている。

書込みタイミングが読出しタイミングより早くなり、第
３図（Ａ）の如くその差が７／４フレームに増大すると
、比較６Ｂがこれを検出して書込みアドレス制御回路９
に対して書込みタイミングを１フレームだけ遅らせる様
動作する。逆に書込みタイミングが読出しタイミングよ
り遅くなり、第３図（Ｂ）に示り−如くその差が１７４
フレームに減少すると、比較器８がこれを検出して書込
みアドレス制御回路９に対して書込みタイミングを１フ
レームだけ早める様動作する。

すなわち、書込みタイミングが読出しタイミングよりも
早くなってその差が７／４フレームに開くと、残り容量
が１／４フレームと少なくなってしまうので、この残り
容量を５／４フレームに維持すべく書込みタイミングを
１フレーム分遅らせている。書込みタイミングを遅らせ
た直後の差容量は３／４フレームとなっており、従来の
場合の１７２フレームよりも大となっている。従って、
書込みタイミングの遅制御直後に今度は逆に書込みタイ
ミングが読出しタイミングよりも遅くなることが生じて
も、両者の差は直ちに１／４フレームとなることはない
ので、書込みタイミングを早めるというＩ！ｌ制御は直
ちには生じないことになる。

このことは、書込みタイミングを１フレームだけ早めて
、その直後に書込みタイミングが早くなった場合にも全
く同様のことがいえることは明白である。よって、書込
みタイミングの早遅制御は従来に比し頻繁に生じること
はなく、その結果、１フレーム分の再読出しや１フレー
ム分の読飛ばしの動作が繰返し生じることはないのであ
る。また、書込みタイミングの早遅制御直後における差
容量は従来の１／２フレームより大なる３／４フレーム
となる。

上記実施例においては、書込みタイミングと読出しタイ
ミングとの差の大なる限度を７／４フレームとし、また
当該差の小なる限度を１／４フレームとして、これ等限
界値に達したときに、書込みタイミングを早遅制御する
様にしているが、要は従来例としての１／２フレームを
限界値とするのではなく、差の大なる限界値を１／２フ
レームよりも大なる所定値とし、また差の小なる限界値
を１／２フレームよりも小なる所定値とするものである
。

ｍ里 叙上の如く、本発明によれば、書込みと読出しの両タイ
ミングのずれが早まったり遅くなったりしても、メモリ
の１フレーム分の読飛ばしや再読出し等の動作が生じに
くくなるという効果がある。

また、これ等１フレーム分の読飛ばしや再読出し等の動
作が繰返し行われても、１／２フレームより大なる差容
量を常に維持することが可能となるという効果もある。

【図面の簡単な説明】 第１図は本発明の実施例のブロック図、第２図は第１図
のブロックのメモリの読出し及び書込み開始タイミング
を示す図、第３図は第１図のブＯ。 ツクのメモリの開部動作を説明する図、第４図は従来技
術のメモリ制御動作を説明する図である。 主要部分の符号の説明 ２・・・・・・書込み１．ＩＩ御回路 ３・・・・・・メモリ ４・・・・・・読出制御回路 ８・・・・・・比較器

Claims (1)

【特許請求の範囲】
1. ディジタル受信データの２フレーム分の容量を有しこの
   ディジタル受信データの書込み及び読出しタイミングが
   互いに独立同期とされたバッファメモリの制御方式であ
   って、前記バッファメモリ上における書込みタイミング
   が読出しタイミングよりも遅くなつて両タイミング差が
   １／２フレームよりも小なる所定値となった場合、書込
   みタイミングを１フレーム分先へ進め、また書込みタイ
   ミングが読出しタイミングよりも早くなって両タイミン
   グ差が１／２フレームよりも大なる所定値となった場合
   、書込みタイミングを１フレーム分遅らせるようにした
   ことを特徴とするバッファメモリ制御方式。