JPH08153033A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH08153033A JPH08153033A JP6294306A JP29430694A JPH08153033A JP H08153033 A JPH08153033 A JP H08153033A JP 6294306 A JP6294306 A JP 6294306A JP 29430694 A JP29430694 A JP 29430694A JP H08153033 A JPH08153033 A JP H08153033A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control signal
- memory
- output
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 高速のデータ転送に置いて、遅延による誤動
作を起さない、システムにたいして自由度の高いデータ
転送回路を提供する。 【構成】 プロセッサ１０１はメモリ制御装置１０３か
らメモリ１０２に対して読み出し制御信号１０４を出力
する。メモリ１０２は読み出し制御信号１０４に応じて
データ１０５を出力し、それと同時にデータ同期制御信
号発生装置１０８からデータ１０５の出力に同期したデ
ータ同期制御信号１０９を出力する。プロセッサ１０１
内部のレジスタ制御装置１１０はメモリ制御装置１０３
から出力される書き込み制御信号１１１とメモリ１０２
から出力されるデータ同期制御信号１０９から内部レジ
スタ１０６の書き込み信号１０７を生成する。
作を起さない、システムにたいして自由度の高いデータ
転送回路を提供する。 【構成】 プロセッサ１０１はメモリ制御装置１０３か
らメモリ１０２に対して読み出し制御信号１０４を出力
する。メモリ１０２は読み出し制御信号１０４に応じて
データ１０５を出力し、それと同時にデータ同期制御信
号発生装置１０８からデータ１０５の出力に同期したデ
ータ同期制御信号１０９を出力する。プロセッサ１０１
内部のレジスタ制御装置１１０はメモリ制御装置１０３
から出力される書き込み制御信号１１１とメモリ１０２
から出力されるデータ同期制御信号１０９から内部レジ
スタ１０６の書き込み信号１０７を生成する。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータのデータ
転送回路に関する。
転送回路に関する。
【０００２】
【従来の技術】従来のデータ転送回路の構成を図５に示
す。図５の回路においてメモリ制御装置５０３はメモリ
５０２に対してデータ読み出しのメモリ制御信号５０４
を出力し、メモリ５０２はメモリ制御信号５０４に応じ
てデータ５０５を出力する。データ５０５はメモリ制御
装置５０３から出力されたレジスタ書き込み信号５０７
によってプロセッサ５０１の内部レジスタ５０６に取り
込まれる。
す。図５の回路においてメモリ制御装置５０３はメモリ
５０２に対してデータ読み出しのメモリ制御信号５０４
を出力し、メモリ５０２はメモリ制御信号５０４に応じ
てデータ５０５を出力する。データ５０５はメモリ制御
装置５０３から出力されたレジスタ書き込み信号５０７
によってプロセッサ５０１の内部レジスタ５０６に取り
込まれる。
【０００３】しかしながら実際の入出力回路では、メモ
リ制御装置５０３がメモリ５０２に対してメモリ制御信
号５０４を出力してから内部レジスタ５０６にデータ５
０５が達するまでの間に、プロセッサ５０１とメモリ５
０２の間の経路による伝達遅延とメモリ５０２のデータ
アクセス時間による遅延時間が生じる。また、図５には
記載していないが、メモリとプロセッサの間にデータ線
の切り替え用バッファが存在する回路においてはバッフ
ァによる遅延時間が加わる。
リ制御装置５０３がメモリ５０２に対してメモリ制御信
号５０４を出力してから内部レジスタ５０６にデータ５
０５が達するまでの間に、プロセッサ５０１とメモリ５
０２の間の経路による伝達遅延とメモリ５０２のデータ
アクセス時間による遅延時間が生じる。また、図５には
記載していないが、メモリとプロセッサの間にデータ線
の切り替え用バッファが存在する回路においてはバッフ
ァによる遅延時間が加わる。
【０００４】近年、チップ間のデータ転送クロック周波
数が高くなっている傾向があり、上記の従来の入出力回
路において、メモリ制御装置５０３がメモリ制御信号５
０４を出力してからのデータ５０５がプロセッサの内部
レジスタ５０６に到達するまでの遅延時間がプロセッサ
５０１のアクセスサイクル時間よりも大きくなったとき
には回路は誤動作を引き起こす。この誤動作を防ぐ手段
として、以下の手段等が考えられる。
数が高くなっている傾向があり、上記の従来の入出力回
路において、メモリ制御装置５０３がメモリ制御信号５
０４を出力してからのデータ５０５がプロセッサの内部
レジスタ５０６に到達するまでの遅延時間がプロセッサ
５０１のアクセスサイクル時間よりも大きくなったとき
には回路は誤動作を引き起こす。この誤動作を防ぐ手段
として、以下の手段等が考えられる。
【０００５】（１）データ転送クロック周波数の限界を
低く設定する。 （２）あらかじめ、メモリ制御装置５０３がメモリ制御
信号５０４を出力してから内部レジスタ５０６にデータ
が届くまでの遅延時間が判明しているならば、遅延時間
相当分だけ内部レジスタの書き込み信号５０７を遅らせ
る。
低く設定する。 （２）あらかじめ、メモリ制御装置５０３がメモリ制御
信号５０４を出力してから内部レジスタ５０６にデータ
が届くまでの遅延時間が判明しているならば、遅延時間
相当分だけ内部レジスタの書き込み信号５０７を遅らせ
る。
【０００６】
【発明が解決しようとする課題】しかしながら上述した
従来の技術による誤動作の解決手段は、以下のデメリッ
トをそれぞれ有している。
従来の技術による誤動作の解決手段は、以下のデメリッ
トをそれぞれ有している。
【０００７】（１）システムのパフォーマンスを悪くす
る。 （２）あらかじめ決まったシステムにしかプロセッサを
使用できない。
る。 （２）あらかじめ決まったシステムにしかプロセッサを
使用できない。
【０００８】従って、本発明は上記の欠点を解消し、か
つ誤動作の無い安定した動作を保証する入出力回路を提
供することを目的とする。
つ誤動作の無い安定した動作を保証する入出力回路を提
供することを目的とする。
【０００９】
【課題を解決するための手段】この課題を解決するた
め、本発明ではデータの出力に同期した制御信号を出力
するメモリと、前記制御信号に同期してデータを記録す
るプロセッサとを備えたデータ転送回路を用いる。
め、本発明ではデータの出力に同期した制御信号を出力
するメモリと、前記制御信号に同期してデータを記録す
るプロセッサとを備えたデータ転送回路を用いる。
【００１０】
【作用】上記構成により、高速のデータ転送において、
遅延による誤動作を起こさない、システムに対して自由
度の高いチップを提供することができる。
遅延による誤動作を起こさない、システムに対して自由
度の高いチップを提供することができる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１の回路は本発明の一実施例に於けるデ
ータ転送回路の構成図である。図１においてプロセッサ
１０１はメモリ制御装置１０３からメモリ１０２に対し
て読み出し制御信号１０４を出力する。メモリ１０２は
読み出し制御信号１０４に応じてデータ１０５を出力
し、それと同時にデータ同期制御信号発生装置１０８か
らデータ１０５の出力に同期したデータ同期制御信号１
０９を出力する。プロセッサ１０１内部のデータ同期信
号検知装置１１０はメモリ制御装置１０３から出力され
る書き込み制御信号１１１とメモリ１０２から出力され
るデータ同期制御信号１０９から内部レジスタ１０６の
書き込み信号１０７を生成する。
ータ転送回路の構成図である。図１においてプロセッサ
１０１はメモリ制御装置１０３からメモリ１０２に対し
て読み出し制御信号１０４を出力する。メモリ１０２は
読み出し制御信号１０４に応じてデータ１０５を出力
し、それと同時にデータ同期制御信号発生装置１０８か
らデータ１０５の出力に同期したデータ同期制御信号１
０９を出力する。プロセッサ１０１内部のデータ同期信
号検知装置１１０はメモリ制御装置１０３から出力され
る書き込み制御信号１１１とメモリ１０２から出力され
るデータ同期制御信号１０９から内部レジスタ１０６の
書き込み信号１０７を生成する。
【００１３】図２は図１に示したデータ転送回路のタイ
ミング図である。図２において１０４はプロセッサが出
力するメモリ制御信号、１０５はメモリの出力するデー
タ、１０９ａはメモリの出力するデータ同期制御信号、
１０７ａはメモリ制御装置が内部レジスタに出力するレ
ジスタ書き込み信号のタイミングをそれぞれ示す。レジ
スタ書き込み信号１０７ａはデータ同期制御信号１０９
ａと制御信号１１１との論理和をデータ同期信号検知装
置１１０で取ること生成される。
ミング図である。図２において１０４はプロセッサが出
力するメモリ制御信号、１０５はメモリの出力するデー
タ、１０９ａはメモリの出力するデータ同期制御信号、
１０７ａはメモリ制御装置が内部レジスタに出力するレ
ジスタ書き込み信号のタイミングをそれぞれ示す。レジ
スタ書き込み信号１０７ａはデータ同期制御信号１０９
ａと制御信号１１１との論理和をデータ同期信号検知装
置１１０で取ること生成される。
【００１４】図２に示したようにデータ１０５の遅延時
間とデータ同期制御信号１０９ａの遅延時間はほぼ等し
くなる。このためデータ同期制御信号１０９ａをもとに
生成したレジスタ書き込み信号１０７ａを用いれば内部
レジスタ１０６への書き込みで誤動作を行うことは無く
なる。
間とデータ同期制御信号１０９ａの遅延時間はほぼ等し
くなる。このためデータ同期制御信号１０９ａをもとに
生成したレジスタ書き込み信号１０７ａを用いれば内部
レジスタ１０６への書き込みで誤動作を行うことは無く
なる。
【００１５】図３は図１に示したデータ転送回路のタイ
ミング図の他の例である。図３において１０４はプロセ
ッサが出力するメモリ制御信号、１０５はメモリの出力
するデータ、１０９ｂはメモリの出力するデータ同期制
御信号、１０７ｂはデータ同期信号検知装置１１０が内
部レジスタ１０６に出力するレジスタ書き込み信号のタ
イミングをそれぞれ示す。メモリの出力する制御信号１
０９ｂはブロックデータ１０５のデータ出力前に発生さ
せる、データ出力に同期したパルス信号出力である。
ミング図の他の例である。図３において１０４はプロセ
ッサが出力するメモリ制御信号、１０５はメモリの出力
するデータ、１０９ｂはメモリの出力するデータ同期制
御信号、１０７ｂはデータ同期信号検知装置１１０が内
部レジスタ１０６に出力するレジスタ書き込み信号のタ
イミングをそれぞれ示す。メモリの出力する制御信号１
０９ｂはブロックデータ１０５のデータ出力前に発生さ
せる、データ出力に同期したパルス信号出力である。
【００１６】図４は図１に示したデータ同期信号検知装
置の１例である。図４において１１１はメモリ制御装置
の出力する制御信号、１０９ｂはメモリから出力される
データ同期制御信号、１１２はプロセッサの内部クロッ
ク、１０７ｂはプロセッサの内部レジスタのレジスタ書
き込み信号、１１３,１１４はデータ同期検出回路を構
成するＤフリップフロップ、１１５は内部クロックの反
転クロックを生成するインバータである。
置の１例である。図４において１１１はメモリ制御装置
の出力する制御信号、１０９ｂはメモリから出力される
データ同期制御信号、１１２はプロセッサの内部クロッ
ク、１０７ｂはプロセッサの内部レジスタのレジスタ書
き込み信号、１１３,１１４はデータ同期検出回路を構
成するＤフリップフロップ、１１５は内部クロックの反
転クロックを生成するインバータである。
【００１７】図４の回路において、まず制御信号１１１
がローになった時にＤフリップフロップ１１３,１１４
は動作を始める。データ同期制御信号１０９ｂが入力さ
れるとＤＦＦ１１３がリセットされ、ＤＦＦ１１３のＱ
出力１１６とクロック１１２とからレジスタ書き込み信
号１０７ｂが生成される。
がローになった時にＤフリップフロップ１１３,１１４
は動作を始める。データ同期制御信号１０９ｂが入力さ
れるとＤＦＦ１１３がリセットされ、ＤＦＦ１１３のＱ
出力１１６とクロック１１２とからレジスタ書き込み信
号１０７ｂが生成される。
【００１８】データ同期制御信号１０９ｂがクロック１
１２で１度しか取り込まれないとき（図３ａ）には、制
御信号１１１が再度入力されるまでレジスタ書き込み信
号１０７ｂはクロック１１２で生成される。もしもデー
タ同期制御信号１０９ｂが２度連続で取り込まれる（図
３ｂ）とＤＦＦ１１４がリセットされ、逆にＤＦＦ１１
３はセットされる。この時レジスタ書き込み信号１０７
ｂはＤＦＦ１１４のＱ出力１１７とインバータ１１５の
出力する反転クロックで生成される。
１２で１度しか取り込まれないとき（図３ａ）には、制
御信号１１１が再度入力されるまでレジスタ書き込み信
号１０７ｂはクロック１１２で生成される。もしもデー
タ同期制御信号１０９ｂが２度連続で取り込まれる（図
３ｂ）とＤＦＦ１１４がリセットされ、逆にＤＦＦ１１
３はセットされる。この時レジスタ書き込み信号１０７
ｂはＤＦＦ１１４のＱ出力１１７とインバータ１１５の
出力する反転クロックで生成される。
【００１９】以上のような制御により、データ１０５の
プロセッサ内部レジスタへの書き込み信号１０９ｂを、
プロセッサの内部クロック１１２の立ち上がりに同期し
て生成する（図３ａ）か、内部クロック１１２の立ち下
がりに同期して生成する（図３ｂ）かを自動選択する機
能を実現することができる。
プロセッサ内部レジスタへの書き込み信号１０９ｂを、
プロセッサの内部クロック１１２の立ち上がりに同期し
て生成する（図３ａ）か、内部クロック１１２の立ち下
がりに同期して生成する（図３ｂ）かを自動選択する機
能を実現することができる。
【００２０】図３に示したようにデータ１０５の遅延時
間とデータ同期制御信号１０９ｂの遅延時間はほぼ等し
くなるため、データ同期制御信号１０９ｂをもとに生成
したレジスタ書き込み信号１０７ｂを用いれば内部レジ
スタ１０６への書き込みで誤動作を行うことは無くな
る。
間とデータ同期制御信号１０９ｂの遅延時間はほぼ等し
くなるため、データ同期制御信号１０９ｂをもとに生成
したレジスタ書き込み信号１０７ｂを用いれば内部レジ
スタ１０６への書き込みで誤動作を行うことは無くな
る。
【００２１】
【発明の効果】以上のように、本発明はデータの出力に
同期した制御信号を出力する機能を有するメモリと、前
記制御信号に同期してデータを記録する手段を有するプ
ロセッサとの組み合せによるデータ転送回路を用いるこ
とにより、高速のデータ転送において、遅延による誤動
作を起こさない、システムに対して自由度の高いチップ
を提供することができる。
同期した制御信号を出力する機能を有するメモリと、前
記制御信号に同期してデータを記録する手段を有するプ
ロセッサとの組み合せによるデータ転送回路を用いるこ
とにより、高速のデータ転送において、遅延による誤動
作を起こさない、システムに対して自由度の高いチップ
を提供することができる。
【図１】本発明の一実施例に於けるデータ転送回路の回
路図
路図
【図２】図１のタイミング図
【図３】図１の他のタイミング図
【図４】図１のデータ同期信号検出装置の回路図
【図５】従来のデータ転送回路の回路図
１０１ プロセッサ １０２ 外部メモリ １０３ メモリ制御装置 １０４ メモリ制御信号 １０５ データ １０６ 内部レジスタ １０７ レジスタ書き込み信号 １０８ データ同期信号発生装置 １０９ 制御信号 １１０ データ同期信号検知装置 １１１ 制御信号
Claims (4)
- 【請求項１】データの出力に同期した制御信号を出力す
るメモリと、 前記制御信号に同期してデータを記録するプロセッサと
を備えたデータ転送回路。 - 【請求項２】前記メモリが出力する制御信号は出力デー
タの１ワード毎に同期したパルス信号出力であり、前記
プロセッサは前記パルス信号の入力に応答してデータを
記録することを特徴とする請求項１記載のデータ転送回
路。 - 【請求項３】前記メモリは連続するブロックデータを出
力する前に、データ出力に同期したパルス信号出力を制
御信号として発生し、 前記プロセッサは前記パルス信号入力をもとにプロセッ
サ内部へのデータの書き込み信号を生成することを特徴
とする請求項１記載のデータ転送回路。 - 【請求項４】前記プロセッサ内部への書き込み信号を、
プロセッサの内部クロックの立ち上がりに同期して生成
するか、内部クロックの立ち下がりに同期して生成する
かを自動選択することを特徴とする請求項３記載のデー
タ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294306A JPH08153033A (ja) | 1994-11-29 | 1994-11-29 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294306A JPH08153033A (ja) | 1994-11-29 | 1994-11-29 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153033A true JPH08153033A (ja) | 1996-06-11 |
Family
ID=17805990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294306A Pending JPH08153033A (ja) | 1994-11-29 | 1994-11-29 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112565A (ja) * | 2007-12-03 | 2008-05-15 | Fujitsu Ltd | 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ |
-
1994
- 1994-11-29 JP JP6294306A patent/JPH08153033A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112565A (ja) * | 2007-12-03 | 2008-05-15 | Fujitsu Ltd | 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ |
| JP4600467B2 (ja) * | 2007-12-03 | 2010-12-15 | 富士通セミコンダクター株式会社 | 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ |
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