JPH08153033A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH08153033A JPH08153033A JP6294306A JP29430694A JPH08153033A JP H08153033 A JPH08153033 A JP H08153033A JP 6294306 A JP6294306 A JP 6294306A JP 29430694 A JP29430694 A JP 29430694A JP H08153033 A JPH08153033 A JP H08153033A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control signal
- memory
- output
- processor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 高速のデータ転送に置いて、遅延による誤動
作を起さない、システムにたいして自由度の高いデータ
転送回路を提供する。 【構成】 プロセッサ101はメモリ制御装置103か
らメモリ102に対して読み出し制御信号104を出力
する。メモリ102は読み出し制御信号104に応じて
データ105を出力し、それと同時にデータ同期制御信
号発生装置108からデータ105の出力に同期したデ
ータ同期制御信号109を出力する。プロセッサ101
内部のレジスタ制御装置110はメモリ制御装置103
から出力される書き込み制御信号111とメモリ102
から出力されるデータ同期制御信号109から内部レジ
スタ106の書き込み信号107を生成する。
作を起さない、システムにたいして自由度の高いデータ
転送回路を提供する。 【構成】 プロセッサ101はメモリ制御装置103か
らメモリ102に対して読み出し制御信号104を出力
する。メモリ102は読み出し制御信号104に応じて
データ105を出力し、それと同時にデータ同期制御信
号発生装置108からデータ105の出力に同期したデ
ータ同期制御信号109を出力する。プロセッサ101
内部のレジスタ制御装置110はメモリ制御装置103
から出力される書き込み制御信号111とメモリ102
から出力されるデータ同期制御信号109から内部レジ
スタ106の書き込み信号107を生成する。
Description
【0001】
【産業上の利用分野】本発明はデジタルデータのデータ
転送回路に関する。
転送回路に関する。
【0002】
【従来の技術】従来のデータ転送回路の構成を図5に示
す。図5の回路においてメモリ制御装置503はメモリ
502に対してデータ読み出しのメモリ制御信号504
を出力し、メモリ502はメモリ制御信号504に応じ
てデータ505を出力する。データ505はメモリ制御
装置503から出力されたレジスタ書き込み信号507
によってプロセッサ501の内部レジスタ506に取り
込まれる。
す。図5の回路においてメモリ制御装置503はメモリ
502に対してデータ読み出しのメモリ制御信号504
を出力し、メモリ502はメモリ制御信号504に応じ
てデータ505を出力する。データ505はメモリ制御
装置503から出力されたレジスタ書き込み信号507
によってプロセッサ501の内部レジスタ506に取り
込まれる。
【0003】しかしながら実際の入出力回路では、メモ
リ制御装置503がメモリ502に対してメモリ制御信
号504を出力してから内部レジスタ506にデータ5
05が達するまでの間に、プロセッサ501とメモリ5
02の間の経路による伝達遅延とメモリ502のデータ
アクセス時間による遅延時間が生じる。また、図5には
記載していないが、メモリとプロセッサの間にデータ線
の切り替え用バッファが存在する回路においてはバッフ
ァによる遅延時間が加わる。
リ制御装置503がメモリ502に対してメモリ制御信
号504を出力してから内部レジスタ506にデータ5
05が達するまでの間に、プロセッサ501とメモリ5
02の間の経路による伝達遅延とメモリ502のデータ
アクセス時間による遅延時間が生じる。また、図5には
記載していないが、メモリとプロセッサの間にデータ線
の切り替え用バッファが存在する回路においてはバッフ
ァによる遅延時間が加わる。
【0004】近年、チップ間のデータ転送クロック周波
数が高くなっている傾向があり、上記の従来の入出力回
路において、メモリ制御装置503がメモリ制御信号5
04を出力してからのデータ505がプロセッサの内部
レジスタ506に到達するまでの遅延時間がプロセッサ
501のアクセスサイクル時間よりも大きくなったとき
には回路は誤動作を引き起こす。この誤動作を防ぐ手段
として、以下の手段等が考えられる。
数が高くなっている傾向があり、上記の従来の入出力回
路において、メモリ制御装置503がメモリ制御信号5
04を出力してからのデータ505がプロセッサの内部
レジスタ506に到達するまでの遅延時間がプロセッサ
501のアクセスサイクル時間よりも大きくなったとき
には回路は誤動作を引き起こす。この誤動作を防ぐ手段
として、以下の手段等が考えられる。
【0005】(1)データ転送クロック周波数の限界を
低く設定する。 (2)あらかじめ、メモリ制御装置503がメモリ制御
信号504を出力してから内部レジスタ506にデータ
が届くまでの遅延時間が判明しているならば、遅延時間
相当分だけ内部レジスタの書き込み信号507を遅らせ
る。
低く設定する。 (2)あらかじめ、メモリ制御装置503がメモリ制御
信号504を出力してから内部レジスタ506にデータ
が届くまでの遅延時間が判明しているならば、遅延時間
相当分だけ内部レジスタの書き込み信号507を遅らせ
る。
【0006】
【発明が解決しようとする課題】しかしながら上述した
従来の技術による誤動作の解決手段は、以下のデメリッ
トをそれぞれ有している。
従来の技術による誤動作の解決手段は、以下のデメリッ
トをそれぞれ有している。
【0007】(1)システムのパフォーマンスを悪くす
る。 (2)あらかじめ決まったシステムにしかプロセッサを
使用できない。
る。 (2)あらかじめ決まったシステムにしかプロセッサを
使用できない。
【0008】従って、本発明は上記の欠点を解消し、か
つ誤動作の無い安定した動作を保証する入出力回路を提
供することを目的とする。
つ誤動作の無い安定した動作を保証する入出力回路を提
供することを目的とする。
【0009】
【課題を解決するための手段】この課題を解決するた
め、本発明ではデータの出力に同期した制御信号を出力
するメモリと、前記制御信号に同期してデータを記録す
るプロセッサとを備えたデータ転送回路を用いる。
め、本発明ではデータの出力に同期した制御信号を出力
するメモリと、前記制御信号に同期してデータを記録す
るプロセッサとを備えたデータ転送回路を用いる。
【0010】
【作用】上記構成により、高速のデータ転送において、
遅延による誤動作を起こさない、システムに対して自由
度の高いチップを提供することができる。
遅延による誤動作を起こさない、システムに対して自由
度の高いチップを提供することができる。
【0011】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0012】図1の回路は本発明の一実施例に於けるデ
ータ転送回路の構成図である。図1においてプロセッサ
101はメモリ制御装置103からメモリ102に対し
て読み出し制御信号104を出力する。メモリ102は
読み出し制御信号104に応じてデータ105を出力
し、それと同時にデータ同期制御信号発生装置108か
らデータ105の出力に同期したデータ同期制御信号1
09を出力する。プロセッサ101内部のデータ同期信
号検知装置110はメモリ制御装置103から出力され
る書き込み制御信号111とメモリ102から出力され
るデータ同期制御信号109から内部レジスタ106の
書き込み信号107を生成する。
ータ転送回路の構成図である。図1においてプロセッサ
101はメモリ制御装置103からメモリ102に対し
て読み出し制御信号104を出力する。メモリ102は
読み出し制御信号104に応じてデータ105を出力
し、それと同時にデータ同期制御信号発生装置108か
らデータ105の出力に同期したデータ同期制御信号1
09を出力する。プロセッサ101内部のデータ同期信
号検知装置110はメモリ制御装置103から出力され
る書き込み制御信号111とメモリ102から出力され
るデータ同期制御信号109から内部レジスタ106の
書き込み信号107を生成する。
【0013】図2は図1に示したデータ転送回路のタイ
ミング図である。図2において104はプロセッサが出
力するメモリ制御信号、105はメモリの出力するデー
タ、109aはメモリの出力するデータ同期制御信号、
107aはメモリ制御装置が内部レジスタに出力するレ
ジスタ書き込み信号のタイミングをそれぞれ示す。レジ
スタ書き込み信号107aはデータ同期制御信号109
aと制御信号111との論理和をデータ同期信号検知装
置110で取ること生成される。
ミング図である。図2において104はプロセッサが出
力するメモリ制御信号、105はメモリの出力するデー
タ、109aはメモリの出力するデータ同期制御信号、
107aはメモリ制御装置が内部レジスタに出力するレ
ジスタ書き込み信号のタイミングをそれぞれ示す。レジ
スタ書き込み信号107aはデータ同期制御信号109
aと制御信号111との論理和をデータ同期信号検知装
置110で取ること生成される。
【0014】図2に示したようにデータ105の遅延時
間とデータ同期制御信号109aの遅延時間はほぼ等し
くなる。このためデータ同期制御信号109aをもとに
生成したレジスタ書き込み信号107aを用いれば内部
レジスタ106への書き込みで誤動作を行うことは無く
なる。
間とデータ同期制御信号109aの遅延時間はほぼ等し
くなる。このためデータ同期制御信号109aをもとに
生成したレジスタ書き込み信号107aを用いれば内部
レジスタ106への書き込みで誤動作を行うことは無く
なる。
【0015】図3は図1に示したデータ転送回路のタイ
ミング図の他の例である。図3において104はプロセ
ッサが出力するメモリ制御信号、105はメモリの出力
するデータ、109bはメモリの出力するデータ同期制
御信号、107bはデータ同期信号検知装置110が内
部レジスタ106に出力するレジスタ書き込み信号のタ
イミングをそれぞれ示す。メモリの出力する制御信号1
09bはブロックデータ105のデータ出力前に発生さ
せる、データ出力に同期したパルス信号出力である。
ミング図の他の例である。図3において104はプロセ
ッサが出力するメモリ制御信号、105はメモリの出力
するデータ、109bはメモリの出力するデータ同期制
御信号、107bはデータ同期信号検知装置110が内
部レジスタ106に出力するレジスタ書き込み信号のタ
イミングをそれぞれ示す。メモリの出力する制御信号1
09bはブロックデータ105のデータ出力前に発生さ
せる、データ出力に同期したパルス信号出力である。
【0016】図4は図1に示したデータ同期信号検知装
置の1例である。図4において111はメモリ制御装置
の出力する制御信号、109bはメモリから出力される
データ同期制御信号、112はプロセッサの内部クロッ
ク、107bはプロセッサの内部レジスタのレジスタ書
き込み信号、113,114はデータ同期検出回路を構
成するDフリップフロップ、115は内部クロックの反
転クロックを生成するインバータである。
置の1例である。図4において111はメモリ制御装置
の出力する制御信号、109bはメモリから出力される
データ同期制御信号、112はプロセッサの内部クロッ
ク、107bはプロセッサの内部レジスタのレジスタ書
き込み信号、113,114はデータ同期検出回路を構
成するDフリップフロップ、115は内部クロックの反
転クロックを生成するインバータである。
【0017】図4の回路において、まず制御信号111
がローになった時にDフリップフロップ113,114
は動作を始める。データ同期制御信号109bが入力さ
れるとDFF113がリセットされ、DFF113のQ
出力116とクロック112とからレジスタ書き込み信
号107bが生成される。
がローになった時にDフリップフロップ113,114
は動作を始める。データ同期制御信号109bが入力さ
れるとDFF113がリセットされ、DFF113のQ
出力116とクロック112とからレジスタ書き込み信
号107bが生成される。
【0018】データ同期制御信号109bがクロック1
12で1度しか取り込まれないとき(図3a)には、制
御信号111が再度入力されるまでレジスタ書き込み信
号107bはクロック112で生成される。もしもデー
タ同期制御信号109bが2度連続で取り込まれる(図
3b)とDFF114がリセットされ、逆にDFF11
3はセットされる。この時レジスタ書き込み信号107
bはDFF114のQ出力117とインバータ115の
出力する反転クロックで生成される。
12で1度しか取り込まれないとき(図3a)には、制
御信号111が再度入力されるまでレジスタ書き込み信
号107bはクロック112で生成される。もしもデー
タ同期制御信号109bが2度連続で取り込まれる(図
3b)とDFF114がリセットされ、逆にDFF11
3はセットされる。この時レジスタ書き込み信号107
bはDFF114のQ出力117とインバータ115の
出力する反転クロックで生成される。
【0019】以上のような制御により、データ105の
プロセッサ内部レジスタへの書き込み信号109bを、
プロセッサの内部クロック112の立ち上がりに同期し
て生成する(図3a)か、内部クロック112の立ち下
がりに同期して生成する(図3b)かを自動選択する機
能を実現することができる。
プロセッサ内部レジスタへの書き込み信号109bを、
プロセッサの内部クロック112の立ち上がりに同期し
て生成する(図3a)か、内部クロック112の立ち下
がりに同期して生成する(図3b)かを自動選択する機
能を実現することができる。
【0020】図3に示したようにデータ105の遅延時
間とデータ同期制御信号109bの遅延時間はほぼ等し
くなるため、データ同期制御信号109bをもとに生成
したレジスタ書き込み信号107bを用いれば内部レジ
スタ106への書き込みで誤動作を行うことは無くな
る。
間とデータ同期制御信号109bの遅延時間はほぼ等し
くなるため、データ同期制御信号109bをもとに生成
したレジスタ書き込み信号107bを用いれば内部レジ
スタ106への書き込みで誤動作を行うことは無くな
る。
【0021】
【発明の効果】以上のように、本発明はデータの出力に
同期した制御信号を出力する機能を有するメモリと、前
記制御信号に同期してデータを記録する手段を有するプ
ロセッサとの組み合せによるデータ転送回路を用いるこ
とにより、高速のデータ転送において、遅延による誤動
作を起こさない、システムに対して自由度の高いチップ
を提供することができる。
同期した制御信号を出力する機能を有するメモリと、前
記制御信号に同期してデータを記録する手段を有するプ
ロセッサとの組み合せによるデータ転送回路を用いるこ
とにより、高速のデータ転送において、遅延による誤動
作を起こさない、システムに対して自由度の高いチップ
を提供することができる。
【図1】本発明の一実施例に於けるデータ転送回路の回
路図
路図
【図2】図1のタイミング図
【図3】図1の他のタイミング図
【図4】図1のデータ同期信号検出装置の回路図
【図5】従来のデータ転送回路の回路図
101 プロセッサ 102 外部メモリ 103 メモリ制御装置 104 メモリ制御信号 105 データ 106 内部レジスタ 107 レジスタ書き込み信号 108 データ同期信号発生装置 109 制御信号 110 データ同期信号検知装置 111 制御信号
Claims (4)
- 【請求項1】データの出力に同期した制御信号を出力す
るメモリと、 前記制御信号に同期してデータを記録するプロセッサと
を備えたデータ転送回路。 - 【請求項2】前記メモリが出力する制御信号は出力デー
タの1ワード毎に同期したパルス信号出力であり、前記
プロセッサは前記パルス信号の入力に応答してデータを
記録することを特徴とする請求項1記載のデータ転送回
路。 - 【請求項3】前記メモリは連続するブロックデータを出
力する前に、データ出力に同期したパルス信号出力を制
御信号として発生し、 前記プロセッサは前記パルス信号入力をもとにプロセッ
サ内部へのデータの書き込み信号を生成することを特徴
とする請求項1記載のデータ転送回路。 - 【請求項4】前記プロセッサ内部への書き込み信号を、
プロセッサの内部クロックの立ち上がりに同期して生成
するか、内部クロックの立ち下がりに同期して生成する
かを自動選択することを特徴とする請求項3記載のデー
タ転送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294306A JPH08153033A (ja) | 1994-11-29 | 1994-11-29 | データ転送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294306A JPH08153033A (ja) | 1994-11-29 | 1994-11-29 | データ転送回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08153033A true JPH08153033A (ja) | 1996-06-11 |
Family
ID=17805990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6294306A Pending JPH08153033A (ja) | 1994-11-29 | 1994-11-29 | データ転送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08153033A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008112565A (ja) * | 2007-12-03 | 2008-05-15 | Fujitsu Ltd | 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ |
-
1994
- 1994-11-29 JP JP6294306A patent/JPH08153033A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008112565A (ja) * | 2007-12-03 | 2008-05-15 | Fujitsu Ltd | 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ |
JP4600467B2 (ja) * | 2007-12-03 | 2010-12-15 | 富士通セミコンダクター株式会社 | 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ |
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