JPH04311120A - フレームアライナ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はフレームアライナ回路に関し、特
にディジタル通信におけるフレーム同期をとるためのフ
レームアライナ回路に関するものである。

【０００２】

【従来技術】従来のフレームアライナ回路のブロックを
図５に示す。メモリ１０は書込みデータ２０を図示せぬ
クロックに同期して順次書込み、またこの書込まれたデ
ータをクロックに同期して順次読出し出力データ２２と
するものである。

【０００３】このとき、入力フレームパルス２５がメモ
リ書込みリセットパルス２１として用いられており、こ
の書込みリセットパルス２１を基準としてメモリ１の書
込みアドレスがリセットされ、以降クロックに同期しつ
つアドレスが順次インクリメントされる。

【０００４】また、メモリ読出しリセットパルス２３は
フレームパルス発生器１２から生成されておりこの読出
しリセットパルス２３を基準としてメモリ１の読出しア
ドレスがリセットされ、以降クロックに同期しつつアド
レスが順次インクリメントされるのである。

【０００５】入力データ２４はセレクタ８に直接または
遅延回路６を介して供給され、このセレクタ８による選
択出力がメモリ１の書込みデータ２０となる。また、入
力フレームパルス２５はセレクタ９に直接または遅延回
路７を介して供給され、このセレクタ９による選択出力
が書込みリセットパルス２１となる。

【０００６】尚、両遅延回路６，７の遅延量は等しいも
のとする。

【０００７】フレームパルス発生回路１２から発生され
る信号２３は入力フレームパルス２５の位相とは無関係
であるために、メモリ１の書込みタイミングと読出しタ
イミングとが適正な状態にあるかどうかを判定する必要
がある。そこで、位相比較器１１を設け、セレクタ９の
出力である書込みリセットパルス２１と、フレームパル
ス発生回路１２からの読出しリセットパルス２３とを位
相比較し、この位相差に応じてセレクタ８，２１の選択
状態を制御している。

【０００８】この位相比較により、書込みタイミングと
読出しタイミングとが不適正となったときには、セレク
タ８，９を切替えて（これをいわゆるケトバシと称する
）、書込みタイミングと読出しタイミングとを適正な状
態にして復旧させるようになっているのである。

【０００９】かかる従来のフレームアライナ装置では、
書込みタイミングと読出しタイミングとが不適正な状態
になったときに、ケトバシにより適正に復旧させる制御
を行っている。ケトバシを行うと、メモリ１に入力され
るデータ位相が不連続に変化するので、これを修正する
間はデータ誤りが発生する。

【００１０】つまり、初期立上げ時の書込みタイミング
と読出しタイミングとが不適正に近い状態、すなわち両
タイミングの差に十分な余裕がない状態の場合、サービ
スイン後にケトバシが発生してデータに誤りが生じるこ
とがあるという欠点がある。

【００１１】

【発明の目的】本発明の目的は、サービスイン後にデー
タ誤りを発生することがなく、また入力側フレーム位相
が不連続に変化した場合にも、出力側のデータやフレー
ムパルスの位相変動がないようにしたフレームアライナ
回路を提供することである。

【００１２】

【発明の構成】本発明によるフレームアライナ回路は、
入力フレームパルスを書込みリセットパルスとして入力
データを順次クロックに同期しつつ書込み、前記入力フ
レームパルスに対して所定位相関係にあるパルスを読出
しリセットパルスとして記憶データを順次クロックに同
期しつつ読出すよう構成されたメモリと、入力フレーム
同期外れ直後の前記入力フレームパルスに応答して、こ
の入力フレームパルスに対する位相関係が予め定められ
た一定関係となるように前記読出しリセットパルスを発
生する読出しリセットパルス発生手段と、システム初期
立上げ時における前記読出しリセットパルスと現在の前
記読出しリセットパルスとの位相差を検出する手段と、
前記メモリからの読出しデータ及び前記読出しリセット
パルスを夫々前記位相差に応じて遅延する可変遅延手段
とを含み、前記可変遅延手段の各遅延出力を、出力デー
タ及び出力フレームパルスとしたことを特徴とする。

【００１３】

【実施例】以下、図面を用いて本発明の実施例について
詳述する。

【００１４】図１は本発明の実施例のシステムブロック
図であり、図５と同等部分は同一符号により示している
。入力データ２４は直接メモリ１へ入力されており、入
力フレームパルス２５も直接メモリ書込みリセットパル
スとして入力されている。このメモリ１の読出しデータ
２６は可変遅延回路４を介して出力データ２２となって
いる。

【００１５】メモリ１の読出しリセットパルス２７は読
出しリセットパルス発生回路２により生成されており、
入力フレームパルス２５と入力フレーム同期外れ警報２
８とに基づいて読出しリセットパルス２７が発生される
ようになっている。

【００１６】この読出しリセットパルス２７はメモリ１
の読出しリセットパルスとなると共に、可変遅延回路５
を介して出力フレームパルス２３として導出されている
。

【００１７】これ等可変遅延回路４，５の遅延量を制御
すべく遅延量制御回路３が設けられており、初期立上げ
情報２９の発生に応答してそのときのメモリ読出しリセ
ットパルス２７の位相を記憶し、これを基準として初期
立上げ以後の入力フレーム同期外れ警報発生、解除の際
のメモリ読出しリセットパルスの位相変化に応じて、可
変遅延回路４，５の遅延量を制御するようになっている
。

【００１８】図２は図１の読出しリセットパルス発生回
路２の具体例を示す回路図であり、ロード入力付きのカ
ウンタ回路からなる。このロード入力に入力フレームパ
ルス２５が印加され、リセット入力に入力フレーム同期
外れ警報２８が印加されている。そして、キャリィアウ
トがメモリ読出しリセットパルス２７となっている。

【００１９】図３は図２の回路の動作を示すタイミング
チャートであり、入力フレーム同期外れ警報２８が発生
されて（ハイレベル）後、同期外れが解除されると、こ
の警報２８はローレベルに変化する。この変化タイミン
グによりカウンタ２はリセットされる。その直後のｔ０
　において入力フレームパルス２５が到来すると、カウ
ンタ２には予め定められた値がロード値としてロードさ
れる。

【００２０】以後、このカウンタ２はこのロード値を初
期値としてクロックをカウントし、キャリィが発生すれ
ば（時刻ｔ１　）、再び当該ロード値からカウントする
ことを繰返すようになっている。

【００２１】従って、図３に示す如く、入力フレームパ
ルスの周期をＴとすれば、カウンタ２の初期ｔ０　から
キャリィが発生する時刻ｔ１　までの期間を、略Ｔ／２
　となる様にロード値（初期値）を定めておけば、入力
フレームパルス（すなわちメモリ書込みリセットパルス
）ａ，ｂに対して読出しリセットパルスは最も遠いタイ
ミング位置となり、メモリ１の書込み位相と読出し位相
とは十分に余裕がある適正な位相関係に保つことが可能
となるのである。

【００２２】図４は図１の遅延量制御回路３の具体例を
示す回路図である。ｍビットのカウンタ３１，３２を有
し、カウンタ３１は現在の読出しリセットパルス２７を
ロード入力とし、このときのロード入力を初期値として
図示せぬクロックをカウントするもので、よってこのカ
ウント内容は読出しリセットパルス２７の現在の位相を
示している。

【００２３】カウンタ３２はメモリ読出しリセットパル
ス２７をゲート３３を介してロード入力とするものであ
り、このゲート３３はシステム初期立上げ情報２９のタ
イミングにてオンとなり、そのときのメモリ読出しリセ
ットパルス２７をカウンタ３２のロード入力へ印加する
ようになっている。よって、このカウンタ３２はシステ
ム初期立上げ時の読出しリセットパルス２７の位相を示
すことになる。

【００２４】両カウンタ３１，３２の出力は減算器３４
に入力され、よってこの差出力３０には、システム初期
立上げ時の読出しリセットパルスの位相に対する現在の
読出しリセットパルス２７の位相差が得られる。

【００２５】この位相差情報を遅延回路４，５の遅延量
制御情報３０として用いることにより、メモリ１から読
出された出力データ２２と出力フレームパルス２３との
両位相を、システム初期立上げ時以後変化しないように
制御するようにしている。

【００２６】

【発明の効果】以上述べた如く、本発明によれば、メモ
リ読出しリセットパルスの位相を書込みリセットパルス
の位相に対して十分安全な余裕のある位相となる様に設
定しているので、サービスイン後や同期外れ時にデータ
誤りを発生することがないという効果がある。

【００２７】また、入力側フレーム位相が不連続に変化
しても、出力側のデータやフレームパルスの位相は、可
変遅延回路によりその変動が吸収されるので、常に一定
となるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１の読出しリセットパルス発生回路の具体例
を示す図である。

【図３】図２の回路の動作を示すタイミングチャートで
ある。

【図４】図１の遅延量制御回路の具体例を示す図である
。

【図５】従来のフレームアライナ回路を示すブロック図
である。

【符号の説明】

１　　メモリ ２　　読出しリセットパルス発生回路 ３　　遅延量制御回路 ４，５　　可変遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力フレームパルスを書込みリセット
   パルスとして入力データを順次クロックに同期しつつ書
   込み、前記入力フレームパルスに対して所定位相関係に
   あるパルスを読出しリセットパルスとして記憶データを
   順次クロックに同期しつつ読出すよう構成されたメモリ
   と、入力フレーム同期外れ直後の前記入力フレームパル
   スに応答して、この入力フレームパルスに対する位相関
   係が予め定められた一定関係となるように前記読出しリ
   セットパルスを発生する読出しリセットパルス発生手段
   と、システム初期立上げ時における前記読出しリセット
   パルスと現在の前記読出しリセットパルスとの位相差を
   検出する手段と、前記メモリからの読出しデータ及び前
   記読出しリセットパルスを夫々前記位相差に応じて遅延
   する可変遅延手段とを含み、前記可変遅延手段の各遅延
   出力を、出力データ及び出力フレームパルスとしたこと
   を特徴とするフレームアライナ回路。