JP2679486B2 - フレームアライナ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力データと出力デー
タとのタイミングの協調をとるフレームアライナ回路に
関し、特に入出力データ間の位相修正時におけるデータ
誤りの発生を解消したフレームアライナ回路に関するも
のである。

【０００２】

【従来技術】フレーム化したディジタルデータの伝送を
行なう際に、入力データに対して、出力側のフレームパ
ルスによって同期を取り直して、出力データを発生する
ことが必要になる場合があるが、このような目的にフレ
ームアライナ回路が用いられる。

【０００３】このようなフレームアライナ回路において
は、入力データを一時保持するメモリに対する、書き込
みタイミングと読み出しタイミングとの関係を、常に適
切な状態に保つことができるようにすることが望まれ
る。

【０００４】図２は、従来のフレームアライナ回路の構
成を示したものである。入力データと、入力データを遅
延回路１１によって遅延させた信号とは、選択回路１２
によって選択されて、メモリ１３に入力される。一方、
入力フレームパルスと、入力フレームパルスを遅延回路
１４によって遅延させた信号とは、選択回路１５によっ
て選択されて、メモリ１３の書き込みリセット端子に加
えられる。この際、遅延回路１１，１４の遅延量は、等
しく設定されているので、入力データは、入力フレーム
パルスに同期して、メモリ１３に保持される。

【０００５】フレームパルス発生器１６は出力フレーム
パルスを発生して、メモリ１３の読み出しリセット端子
に供給し、これによってメモリ１３に保持されたデータ
が読み出されて、出力データを発生する。この際、出力
フレームパルスは、入力フレームパルスの位相と無関係
に生成される。

【０００６】そこで位相比較器１７は、書き込みリセッ
ト端子の入力フレームパルスと、読み出しリセット端子
の出力フレームパルスとの位相を比較して、メモリ１３
における書き込みタイミングと、読み出しタイミングと
の関係が適切であるか否かを判定する。そして不適正な
タイミングになったときは出力を発生して、選択回路１
２および１５の選択状態を切り替えることによって、書
き込みタイミングと読み出しタイミングとの関係を、適
正な状態に復旧させる。この処理は、ケトバシと称され
ている。

【０００７】

【発明が解決しようとする課題】従来のフレームアライ
ナ回路では、メモリにおける書き込みタイミングと読み
出しタイミングとが不適正な状態になったとき、ケトバ
シによって適正な位相関係に復旧させる制御を行なうよ
うにしている。しかしながらケトバシを行なうと、メモ
リに入力されるデータの位相が不連続に変化するため、
これを修正する間は、データ誤りが発生する。

【０００８】そこで、装置の初期立ち上げ時に、書き込
みタイミングと読み出しタイミングとの関係が不適正に
近い状態、すなわち、余裕が十分にない状態では、サー
ビスイン後にケトバシが発生して、データ誤りが発生す
るという問題があった。

【０００９】

【発明の目的】本発明は、このような従来技術の課題を
解決しようとするものであって、フレームアライナ回路
において、メモリに対する書き込みリセットパルス（入
力フレームパルス）と、読み出しリセットパルス（出力
フレームパルス）との位相関係を、常に安全な位相状態
に保つことができ、従って、ケトバシを行なう必要がな
く、これによるデータ誤りを解消できるようにすること
を目的としている。

【００１０】

【課題を解決するための手段】本発明のフレームアライ
ナ回路は、入力フレームパルスを書き込みリセットパル
スとして入力データを書き込み、書き込まれたデータ
を、出力フレームパルスを読み出しリセットパルスとし
て読み出すメモリ１と、この入力フレームパルスを２分
周してデューティ５０％の第１のクロックを発生する第
１の分周器２と、出力フレームパルスを発生するフレー
ムパルス生成器３と、この出力フレームパルスを２分周
してデューティ５０％の第２のクロックを発生する第２
の分周器４と、第１の分周器２の出力と第２の分周器４
の出力との排他的論理和の演算を行なって出力を発生す
る位相比較器５と、位相比較器５の出力の交流成分を減
衰させるローパスフィルタ６と、ローパスフィルタ６の
出力に応じて出力周波数を制御される電圧制御発振器７
とを有し、電圧制御発振器は、第１のクロックおよび第
２のクロックの位相差が９０°のときのローパスフィル
タの出力に対応して中心周波数ｆ ₀ を発生するように設
定され、この電圧制御発振器７の出力信号に応じてフレ
ームパルス生成器３が出力フレームパルスを発生するも
のである。

【００１１】

【作用】メモリ１は、入力フレームパルスを書き込みリ
セットパルスとして、入力データを書き込み、書き込ま
れたデータを、出力フレームパルスを読み出しリセット
パルスとして読み出す。この場合に、入力フレームパル
スを２分周して、デューティ５０％の第１のクロックを
発生し、フレームパルス生成器３によって発生した出力
フレームパルスを２分周して、デューティ５０％の第２
のクロックを発生する。

【００１２】さらに、第１のクロックと第２のクロック
との排他的論理和の演算を行なって出力を発生し、この
出力の交流成分をローパスフィルタ６で減衰させた出力
に応じて、電圧制御発振器７の出力周波数を制御する。
そして、この電圧制御発振器７の出力信号に応じて、フ
レームパルス生成器３が出力フレームパルスを発生す
る。

【００１３】この際、第１のクロックと第２のクロック
との位相差が９０°のとき、電圧制御発振器７が中心周
波数ｆ₀ を出力するように制御される。定常位相誤差
は、フレームパルスの周期に比べて十分小さくなるよう
に設定されるので、第１のクロックと第２のクロックと
の位相差が常に９０°になるように位相ロックされ、従
って、入力フレームパルスの位相と、出力フレームパル
スの位相差が常に１８０°になるように位相ロックされ
る。

【００１４】このように本発明によれば、入力フレーム
パルスの位相と、出力フレームパルスの位相とは、常に
１８０°の位相差になるように位相ロックされるので、
入力データをメモリに書き込むための書き込みリセット
パルスと、書き込まれたデータを読み出すための読み出
しリセットパルスとの間には、常に安全な位相状態が維
持される。

【００１５】

【実施例】図１は、本発明の一実施例の構成を示したも
のである。入力フレームは、メモリ１の書き込みリセッ
ト端子に加えられ、これによって入力データは、メモリ
１に書き込まれる。

【００１６】一方、入力フレームパルスは、第１の分周
器２によって分周されて、２倍の周期を有するデューテ
ィ５０％の第１のクロックＣＫ１に変換される。また、
フレームパルス生成器７で生成された出力フレームパル
スは、メモリ１の読み出し端子に供給され、これによっ
て、メモリ１に書き込まれたデータが読み出されて、出
力データを生じる。

【００１７】第２の分周器３は、出力フレームパルスを
分周して、２倍の周期を有するデューティ５０％の第２
のクロックＣＫ２を生じる。排他的論理和回路からなる
位相比較器５は、第１のクロックＣＫ１と第２のクロッ
クＣＫ２との排他的論理和の演算を行なって、位相差を
示す出力信号を発生する。この信号は、ローパスフィル
タ６によって交流成分を遮断されて、位相差に応じて電
圧が変化する直流信号からなる出力に変換される。電圧
制御発振器７は、この直流信号の大きさに応じて周波数
を制御されて、第３のクロックＣＫ３を発生する。フレ
ームパルス生成器３は、このクロックＣＫ３に応じて出
力フレームパルスを発生する。

【００１８】電圧制御発振器７は、第１のクロックＣＫ
１および第２のクロックＣＫ２の位相差が９０°のと
き、中心周波数ｆ₀ を発生し、従ってこのとき、第３の
クロックＣＫ３の周波数はｆ₀ となる。このように、図
１に示された実施例の回路は、出力フレームパルスの位
相が入力フレームパルスの位相に追従する、位相同期回
路（ＰＬＬ）の構成をとっている。

【００１９】この場合、定常位相誤差がフレームパルス
の周期に比べて十分小さくなるように設定することによ
って、第１のクロックＣＫ１および第２のクロックＣＫ
２は、常に９０°の位相差になるように位相ロックされ
る。従って、入力フレームパルスの位相と、出力フレー
ムパルスの位相とは、常に１８０°の位相差に位相ロッ
クされる。

【００２０】

【発明の効果】以上説明したように、本発明のフレーム
アライナ回路では、入力フレームパルスの位相と、出力
フレームパルスの位相とは、常に１８０°の位相差にな
るように位相ロックされる。従って、入力データをメモ
リに書き込むための書き込みリセットパルス（入力フレ
ームパルス）と、書き込まれたデータを読み出すための
読み出しリセットパルス（出力フレームパルス）との間
には、常に安全な位相状態が維持される。

【００２１】そのため、本発明のフレームアライナ回路
では、従来のフレームアライナ回路で必要であった、入
力データおよび入力フレームパルスに対するケトバシの
処理、およびこれを行なうための回路が不要となり、ケ
トバシによるデータ誤りの発生の問題が解消する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】従来のフレームアライナ回路の構成を示す図で
ある。

【符号の説明】

１ メモリ ２ 第１の分周器 ３ フレームパルス生成器 ４ 第２の分周器 ５ 位相比較器 ６ ローパスフィルタ ７ 電圧制御発振器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力フレームパルスを書き込みリセット
   パルスとして入力データを書き込み、該書き込まれたデ
   ータを出力フレームパルスを読み出しリセットパルスと
   して読み出すメモリと、該入力フレームパルスを２分周
   してデューティ５０％の第１のクロックを発生する第１
   の分周器と、出力フレームパルスを発生するフレームパ
   ルス生成器と、該出力フレームパルスを２分周してデュ
   ーティ５０％の第２のクロックを発生する第２の分周器
   と、該第１のクロックと第２のクロックとの排他的論理
   和の演算を行なって出力を発生する位相比較器と、該位
   相比較器の出力の交流成分を減衰させるローパスフィル
   タと、該ローパスフィルタの出力に応じて出力周波数を
   制御される電圧制御発振器とを有し、前記電圧制御発振器は、前記第１のクロックおよび第２
   のクロックの位相差が９０°のときの前記ローパスフィ
   ルタの出力に対応して中心周波数ｆ ₀ を発生するように
   設定され、 該電圧制御発振器の出力信号に応じて前記フ
   レームパルス生成器が出力フレームパルスを発生するこ
   とを特徴とするフレームアライナ回路。