JPH05175949A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 基準入力パルス信号が一時的になくなり、そ
の後復旧した場合の同期引込み時間を短くすることがで
きるＰＬＬ回路を実現する。 【構成】 位相チェック回路２０が、位相比較回路１に
よる位相関係の検出状態が妥当であるか否かをチェック
する。このチェックの結果が妥当でない場合に、補正パ
ルス発生回路３０が位相関係の検出状態を切り替えるた
めの補正パルス信号Ｓ１２又はＳ１３を発生する。補正
パルス挿入回路１０は、発生された補正パルス信号を基
準入力パルス信号Ｓ１又は比較パルス信号Ｓ７に挿入し
て擬似的な有効エッジを付加した基準入力パルス信号又
は比較パルス信号を位相比較回路に与える。これによ
り、位相比較回路による位相関係の検出状態が同期引込
みが速くなるように切り替わる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＬＬ（Phase Locked L
oop ）回路に関し、例えば、他装置との位相同期を必要
とする自動交換機におけるＰＬＬ回路に適用し得るもの
である。

【０００２】

【従来の技術】入力パルス（基準入力パルス）信号にロ
ックしたクロック信号やパルス（比較パルス）信号を発
生するためにＰＬＬ回路を有する装置が多数存在する。
例えば、自動交換機においては、他局との同期を確立す
るためにＰＬＬ回路が設けられている。

【０００３】図２は、従来のＰＬＬ回路の一構成例を示
すブロック図である。図２において、このＰＬＬ回路
は、位相比較回路１、電圧変換回路２、低域通過フィル
タ（ローパスフィルタ）３、電圧制御型発振器（ＶＣ
Ｏ）４及び分周回路５から構成されている。

【０００４】位相比較回路１は、基準入力パルス信号Ｓ
１と比較パルス信号Ｓ７とを立下りエッジで位相比較
し、基準入力パルス信号Ｓ１の立下りエッジが比較パル
ス信号Ｓ７より速い場合に進みパルス信号２を論理
“１”にし、基準入力パルス信号Ｓ１の立下りエッジが
比較パルス信号Ｓ７より遅い場合に遅れパルス信号Ｓ３
を論理“１”にするものである。

【０００５】電圧変換回路２は、進みパルス信号Ｓ２と
遅れパルス信号Ｓ３の論理“１”期間を加算することに
より電圧値（加算信号Ｓ４）に変換するものである。電
圧変換回路２は、進みパルス信号Ｓ２も遅れパルス信号
Ｓ３も論理“０”の場合に基準電圧の加算信号Ｓ４を出
力し、進みパルス信号Ｓ２が論理“１”になったときに
その期間に応じて基準電圧より高い電圧の加算信号Ｓ４
を出力し、遅れパルス信号Ｓ３が論理“１”になったと
きにその期間に応じて基準電圧より低い電圧の加算信号
Ｓ４を出力する。

【０００６】低域通過フィルタ３は、加算信号Ｓ４の低
域信号成分を抽出してレベル信号（発振制御信号）Ｓ５
としてＶＣＯ４に出力するものである。ＶＣＯ４は、レ
ベル信号Ｓ５の電圧レベルに応じた周波数（中心周波数
は基準入力パルス信号Ｓ１の中心周波数のＮ倍）を有す
るクロック信号Ｓ６を発振するものであり、このクロッ
ク信号Ｓ６を例えば外部に出力すると共に分周回路５に
与える。分周回路５は、クロック信号Ｓ６を１／Ｎ分周
し、得られたデューティ比５０％の方形波を比較パルス
信号Ｓ７として位相比較回路１に出力するものである。

【０００７】図３は、基準入力パルス信号Ｓ１が比較パ
ルス信号Ｓ７より進み位相の場合の各部タイミングチャ
ートを示すものである。

【０００８】図３（Ａ）及び（Ｂ）の前半期間に示すよ
うに、基準入力パルス信号Ｓ１が比較パルス信号Ｓ７よ
り進み位相の場合には、その位相差期間（立下りエッジ
の相違時間）だけ論理“１”をとる図３（Ｃ）に示す進
みパルス信号Ｓ２が出力される。他方、遅れパルス信号
Ｓ３は、図３（Ｄ）に示すように、このようなときには
論理“０”をとる。その結果、電圧変換回路２は、基準
電圧より大きい加算信号Ｓ４を出力し、この低域成分が
低域通過フィルタ３を介してＶＣＯ４に与えられる。か
くして、クロック信号Ｓ６従って比較パルス信号Ｓ７の
周波数が徐々に高くなっていき、これにより比較パルス
信号Ｓ７の位相が基準入力パルス信号Ｓ１の位相に追い
付いていく。その結果、図３の後半期間のように、基準
入力パルス信号Ｓ１と比較パルス信号Ｓ７との位相があ
うと（同期が確立すると）、進み位相信号Ｓ２及び遅れ
位相信号Ｓ３が共に論理“０”となり、電圧変換回路２
からの加算信号Ｓ４の電圧値が固定され、その位相状態
（同期確立状態）を維持する。

【０００９】図４は、基準入力パルス信号Ｓ１が比較パ
ルス信号Ｓ７より遅れ位相の場合の各部タイミングチャ
ートを示すものである。

【００１０】図４（Ａ）及び（Ｂ）の前半期間に示すよ
うに、基準入力パルス信号Ｓ１が比較パルス信号Ｓ７よ
り遅れ位相の場合には、その位相差期間（立下りエッジ
の相違時間）だけ論理“１”をとる図４（Ｄ）に示す遅
れパルス信号Ｓ３が出力される。他方、進みパルス信号
Ｓ２は、図４（Ｃ）に示すように、このようなときには
論理“０”をとる。その結果、電圧変換回路２は、基準
電圧より小さい加算信号Ｓ４を出力し、この低域成分が
低域通過フィルタ３を介してＶＣＯ４に与えられる。か
くして、クロック信号Ｓ６従って比較パルス信号Ｓ７の
周波数が徐々に低くなっていき、これにより基準パルス
信号Ｓ１の位相が比較入力パルス信号Ｓ７の位相に追い
付いていく。その結果、図４の後半期間のように、基準
入力パルス信号Ｓ１と比較パルス信号Ｓ７との位相があ
うと（同期が確立すると）、進み位相信号Ｓ２及び遅れ
位相信号Ｓ３が共に論理“０”となり、電圧変換回路２
からの加算信号Ｓ４の電圧値が固定され、その位相状態
（同期確立状態）を維持する。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＰＬＬ回路では、基準入力パルス信号Ｓ１が一
時的になくなったとき（論理レベルの反転を一時的にし
なくなったときに）のような場合に問題が生じていた。

【００１２】図５は、このような問題の説明に供する各
部タイミングチャートである。例えば、同期確立状態に
おいて、図５（Ａ）に示すように、基準入力パルス信号
Ｓ１が一時的になくなると（論理“１”から“０”への
反転及びその後に行なわれるべき“０”から“１”への
反転がなくなると）、位相比較回路１に対して図５
（Ｂ）に示す比較パルス信号Ｓ７のみが入力され、基準
入力パルス信号Ｓ１が入力されないために、論理“１”
を長時間とる遅れパルス信号Ｓ３が出力され、その結果
ＶＣＯ４からのクロック信号Ｓ６の周波数は遅くなる。
このため、一定時間が経過して基準入力パルス信号Ｓ１
が復旧したときには、基準入力パルス信号Ｓ１の立下り
エッジは比較パルス信号Ｓ７の立下りエッジより速くな
る（進み位相となる）ことが多い。従って、このような
復旧の場合、本来ならば進みパルス信号Ｓ２を論理
“１”としなければならない。しかし、既に遅れパルス
信号Ｓ３が論理“１”となっているため、基準入力パル
ス信号Ｓ１の復旧後の最初の立下りエッジでは、遅れパ
ルス信号Ｓ３を論理“０”にする。しかしすぐに比較パ
ルス信号Ｓ７の立下りエッジによって、遅れパルス信号
Ｓ３が論理“１”にされてしまう。このため、ＰＬＬ回
路が再び同期確立状態となるのは、ＶＣＯ４からのクロ
ック信号Ｓ６の周波数を遅くしてほぼ一周期後の基準入
力パルス信号Ｓ１の立下りエッジに位相同期させた時点
であり、同期確立状態となるまでに非常に時間がかかっ
ていた。

【００１３】以上のように、従来のＰＬＬ回路では、基
準入力パルス信号Ｓ１が一時的になくなるような異常事
態になると、ＰＬＬ回路が再び同期確立状態となるまで
に非常に時間がかかるという欠点を有していた。このこ
とはまた、その間当該ＰＬＬ回路の出力信号（クロック
信号Ｓ６や比較パルス信号Ｓ７）の周波数変動量及び時
間が大きくなることを意味し、この出力信号を利用する
各種の回路に悪い影響を与えるという欠点も意味する。

【００１４】本発明は、以上の点を考慮してなされたも
のであり、基準入力パルス信号等に対する異常事態の発
生、復旧によって、進みパルス信号又は遅れパルス信号
の有意論理期間が異常に長くなろうとしても、再度の同
期引込み時間を短くすることができるＰＬＬ回路を提供
しようとするものである。

【００１５】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、外部からの基準入力パルス信号
と位相同期ループ動作によって形成された比較パルス信
号との有効エッジを位相比較して、位相差に応じた期間
だけ有意論理をとる進み位相を表す進みパルス信号、又
は、位相差に応じた期間だけ有意論理をとる遅れ位相を
表す遅れパルス信号を出力する位相比較回路を備え、進
みパルス信号又は遅れパルス信号に基づいて位相同期ル
ープ動作を可変するＰＬＬ回路に、以下の各手段を設け
た。

【００１６】すなわち、位相比較回路による位相関係の
検出が妥当であるか否かをチェックする位相チェック手
段と、このチェックの結果が妥当でない場合に、位相関
係の検出状態を切り替えるための補正パルス信号を発生
する補正パルス発生手段と、発生された補正パルス信号
を基準入力パルス信号又は比較パルス信号に挿入して、
擬似的な有効エッジを付加する補正パルス挿入手段とを
設けた。

【００１７】ここで、位相チェック手段が、進みパルス
信号又は遅れパルス信号の有意論理期間が比較パルス信
号の半周期より長くなったときに位相比較回路が検出し
た位相関係が妥当でないと判断するようにすることが好
ましい。

【００１８】

【作用】基準入力パルス信号と比較パルス信号の位相関
係は、一方の信号が他方の信号よりαだけ進んでいると
捕らえることも、１周期−αだけ遅れているととらえる
こともできる。ＰＬＬ回路内の位相比較回路は、基本的
には、基準入力パルス信号と比較パルス信号の有効エッ
ジを位相比較して、位相差が小さくなる位相の関係（進
み位相又は遅れ位相）を検出して進みパルス信号又は遅
れパルス信号を有意論理として同期引込みが速くなるよ
うにしている。しかし、本来あるべき有効エッジが生じ
ないような異常事態になると、同期引込みが遅くなる方
の位相関係と捕らえることがある。

【００１９】そこで、本発明においては、位相チェック
手段が、位相比較回路による位相関係の検出が妥当であ
るか否かをチェックし、このチェックの結果が妥当でな
い場合に、補正パルス発生手段が位相関係の検出状態を
切り替えるための補正パルス信号を発生し、補正パルス
挿入手段が発生された補正パルス信号を基準入力パルス
信号又は比較パルス信号に挿入して擬似的な有効エッジ
を付加した基準入力パルス信号又は比較パルス信号を位
相比較回路に与えるようにして、位相比較回路による位
相関係の検出状態を同期引込みが速くなるように切り替
えることとした。

【００２０】

【実施例】以下、本発明の一実施例を図面を参照しなが
ら詳述する。ここで、図１がこの実施例の全体構成を示
すものであり、上述した図２との同一、対応部分には同
一符号を付して示している。

【００２１】この実施例のＰＬＬ回路も、位相比較回路
１、電圧変換回路２、低域通過フィルタ（ローパスフィ
ルタ）３、電圧制御型発振器（ＶＣＯ）４及び分周回路
５を基本構成として、位相同期ループ動作を行なう。こ
の実施例のＰＬＬ回路の場合、以上の基本構成に加え
て、基準入力パルス信号Ｓ１又は比較パルス信号Ｓ７が
異常となっても復旧したときには速い再引込みを可能と
するパルス補正構成が設けられている。

【００２２】パルス補正構成として設けられた回路は、
補正パルス挿入回路１０と、位相チェック回路２０と、
補正パルス発生回路３０とである。

【００２３】補正パルス挿入回路１０は、位相比較回路
１の前段に設けられており、第１のダミーパルスたる進
み補正パルス信号Ｓ１２が論理“１”のときに基準入力
パルス信号Ｓ１にこの進み補正パルス信号Ｓ１２を挿入
し、第２のダミーパルスたる遅れ補正パルス信号Ｓ１３
が論理“１”のときに比較パルス信号Ｓ７にこの遅れ補
正パルス信号Ｓ１３を挿入するものである。補正パルス
挿入回路１０は、詳細には、２入力ノア回路１１と２入
力オア回路１２とからなる。

【００２４】ノア回路１１は、基準入力パルス信号Ｓ１
への進み補正パルス信号Ｓ１２の挿入用のものであり、
このノア回路１１には、基準入力パルス信号Ｓ１が反転
入力されると共に進み補正パルス信号Ｓ１２がそのまま
入力される。従って、ノア回路１１は、進み補正パルス
信号Ｓ１２が論理“０”のときには基準入力パルス信号
Ｓ１をそのまま出力信号とし、進み補正パルス信号Ｓ１
２が論理“１”のときには基準入力パルス信号Ｓ１の論
理に関係なく論理“０”の出力信号とする。オア回路１
２は、比較パルス信号Ｓ７への遅れ補正パルス信号Ｓ１
３の挿入用のものであり、このオア回路１２には、比較
パルス信号Ｓ７及び遅れ補正パルス信号Ｓ１３がそのま
ま入力される。従って、オア回路１２は、遅れ補正パル
ス信号Ｓ１３が論理“０”のときには比較パルス信号Ｓ
７をそのまま出力信号とし、遅れ補正パルス信号Ｓ１３
が論理“１”のときには比較パルス信号Ｓ７の論理に関
係なく論理“１”の出力信号とする。

【００２５】従って、進み補正パルス信号Ｓ１２及び遅
れ補正パルス信号Ｓ１３が共に論理“０”のときには、
補正パルス挿入回路１０が存在しないのと同様である。

【００２６】位相チェック回路２０は、位相比較回路１
の出力信号が妥当であるか否かをチェックするものであ
る。すなわち、進みパルス信号Ｓ２、遅れパルス信号Ｓ
３及び比較パルス信号Ｓ７を入力して、基準入力パルス
信号Ｓ１が比較パルス信号Ｓ７に対して進み位相ととら
えていること（進みパルス信号Ｓ２を論理“１”として
いること）が妥当であるか否かを、又は、基準入力パル
ス信号Ｓ１が比較パルス信号Ｓ７に対して遅れ位相とと
らえていること（遅れパルス信号Ｓ３を論理“１”とし
ていること）が妥当であるか否かをチェックするもので
ある。

【００２７】基準入力パルス信号Ｓ１が比較パルス信号
Ｓ７に対して、比較パルス信号Ｓ７の半周期以上（位相
差をαとする）進んでいるととらえるよりは、基準入力
パルス信号Ｓ１が比較パルス信号Ｓ７に対して、比較パ
ルス信号Ｓ７の１周期−αだけ遅れているととらえるこ
とが、後述するように、同期引込みの高速性から好まし
い。逆に、基準入力パルス信号Ｓ１が比較パルス信号Ｓ
７に対して、比較パルス信号Ｓ７の半周期以上（位相差
をβとする）遅れているととらえるよりは、基準入力パ
ルス信号Ｓ１が比較パルス信号Ｓ７に対して、比較パル
ス信号Ｓ７の１周期−βだけ進んでいるととらえること
が、後述するように同期引込みの高速性から好ましい。

【００２８】位相チェック回路２０は、詳細には、２個
の２入力アンド回路２１及び２２と、インバータ回路２
３とから構成されている。

【００２９】アンド回路２１には、遅れパルス信号Ｓ３
と比較パルス信号Ｓ７とが入力されており、これらのア
ンド出力を進み検出パルス信号Ｓ１０として補正パルス
発生回路３０に与える。上述した図４に示すように、基
準入力パルス信号Ｓ１の比較パルス信号Ｓ７に対する遅
れ位相量が比較パルス信号Ｓ７の半周期より短い場合に
は、遅れパルス信号Ｓ３が論理“１”となっている期間
は比較パルス信号Ｓ７の論理“０”期間に含まれてい
る。従って、この場合には、進み検出パルス信号Ｓ１０
は論理“０”となり、遅れ位相と検出していることが妥
当であることを表している。基準入力パルス信号Ｓ１の
比較パルス信号Ｓ７に対する遅れ位相量が比較パルス信
号Ｓ７の半周期より長くなろうとした場合には、遅れパ
ルス信号Ｓ３が論理“１”となっている期間が比較パル
ス信号Ｓ７の論理“０”期間を越える。この場合には、
進み検出パルス信号Ｓ１０は越えた時点から論理“１”
となり、遅れ位相と検出していることが妥当でないこと
を表している。

【００３０】アンド回路２２には、進みパルス信号Ｓ２
と、比較パルス信号Ｓ７のインバータ回路２３による反
転信号とが入力されており、これらのアンド出力を遅れ
検出パルス信号Ｓ１１として補正パルス発生回路３０に
与える。上述した図３に示すように、基準入力パルス信
号Ｓ１の比較パルス信号Ｓ７に対する進み位相量が比較
パルス信号Ｓ７の半周期より短い場合には、進みパルス
信号Ｓ２が論理“１”となっている期間は比較パルス信
号Ｓ７の論理“１”期間に含まれている。従って、この
場合には、遅れ検出パルス信号Ｓ１１は論理“０”とな
り、進み位相と検出していることが妥当であることを表
している。基準入力パルス信号Ｓ１の比較パルス信号Ｓ
７に対する進み位相量が比較パルス信号Ｓ７の半周期よ
り長くなろうとした場合には、進みパルス信号Ｓ２が論
理“１”となっている期間が比較パルス信号Ｓ７の論理
“１”期間を越える。この場合には、遅れ検出パルス信
号Ｓ１１は越えた時点から論理“１”となり、進み位相
と検出していることが妥当でないことを表している。

【００３１】補正パルス発生回路３０は、進み検出パル
ス信号Ｓ１０又は遅れ検出パルス信号Ｓ１１を波形整形
して進み補正パルス信号Ｓ１２又は遅れ補正パルス信号
Ｓ１３を形成するものであり、上述したように、進み補
正パルス信号Ｓ１２及び遅れ補正パルス信号Ｓ１３を補
正パルス挿入回路１０に与えるものである。進み検出パ
ルス信号Ｓ１０及び遅れ検出パルス信号Ｓ１１をそのま
ま進み補正パルス信号Ｓ１２及び遅れ補正パルス信号Ｓ
１３とすることも考えられるが、基準入力パルス信号Ｓ
１や比較パルス信号Ｓ７への確実な挿入を考慮すると、
波形整形することが望ましい。

【００３２】補正パルス発生回路３０は、Ｄ型フリップ
フロップ回路３１と、２個の２入力アンド回路３２及び
３３と、インバータ回路３４とから構成されている。

【００３３】フリップフロップ回路３１は、２個のデー
タ入力端子を有するものであり、これらデータ入力端子
に進み検出パルス信号Ｓ１０及び遅れ検出パルス信号Ｓ
１１が入力され、クロック入力端子に与えられるクロッ
ク信号Ｓ６の一方のエッジによって進み検出パルス信号
Ｓ１０及び遅れ検出パルス信号Ｓ１１の論理をラッチす
るものである。このフリップフロップ回路３１によって
ラッチされた進み検出パルス信号Ｓ１０及び遅れ検出パ
ルス信号Ｓ１１の論理はそれぞれ、対応するアンド回路
３２、３３に与えられる。これらアンド回路３２及び３
３には、また、クロック信号Ｓ６がインバータ回路３４
を介して反転されて与えられている。従って、アンド回
路３２からは、論理“１”の進み検出パルス信号Ｓ１０
をフリップフロップ回路３１がラッチした時点よりクロ
ック信号Ｓ６の半周期遅れた時点からクロック信号Ｓ６
の半周期の間論理“１”をとる進み補正パルス信号Ｓ１
２が出力される。また、アンド回路３３からは、論理
“１”の遅れ検出パルス信号Ｓ１１をフリップフロップ
回路３１がラッチした時点よりクロック信号Ｓ６の半周
期遅れた時点からクロック信号Ｓ６の半周期の間論理
“１”をとる遅れ補正パルス信号Ｓ１３が出力される。

【００３４】以上の構成を有するＰＬＬ回路において、
既に同期が確立している状態や、基準入力パルス信号Ｓ
１の時間軸変動が小さくて進み位相又は遅れ位相が比較
パルス信号Ｓ７の半周期より小さい状態では、進み検出
パルス信号Ｓ１０や遅れ検出パルス信号Ｓ１１が論理
“１”となることがなく、その結果、進み補正パルス信
号Ｓ１２及び遅れ補正パルス信号Ｓ１３が共に論理
“０”となる。そのため、このような状態では、補正パ
ルス挿入回路１０が存在しないのに等しく、従来のＰＬ
Ｌ回路と同様に動作する（図３及び図４参照）。

【００３５】次に、基準入力パルス信号Ｓ１が一時的に
なくなった場合の動作を説明する。図６は、このような
場合の実施例の各部タイミングチャートを示すものであ
る。例えば、同期確立状態において、図６（Ａ）に示す
ように、基準入力パルス信号Ｓ１（図６（Ａ）は補正パ
ルス挿入回路１０を介した後の信号を示している）が一
時的になくなると（論理“１”から“０”への反転及び
その後に行なわれるべき“０”から“１”への反転がな
くなると）、位相比較回路１に対して図６（Ｂ）に示す
比較パルス信号Ｓ７のみが入力され、基準入力パルス信
号Ｓ１が入力されないために、図６（Ｄ）に示すよう
に、比較パルス信号Ｓ７の立下りエッジから論理“１”
の遅れパルス信号Ｓ３が出力され始める。遅れパルス信
号Ｓ３の論理“１”の期間が比較パルス信号Ｓ７の半周
期を越えると、図６（Ｅ）に示すように、進み検出パル
ス信号Ｓ１０が論理“１”となり、図６（Ｇ）に示す進
み補正パルス信号Ｓ１２も論理“１”となる。これによ
り、この進み補正パルス信号Ｓ１２が反転されて基準入
力パルス信号Ｓ１にダミーパルスＤＰとして挿入されて
位相比較回路１に与えられる。このダミーパルスＤＰの
立下りエッジによって、遅れパルス信号Ｓ３の論理
“１”の期間が終了して論理“０”になる。すなわち、
遅れパルス信号Ｓ３がリセットされる。

【００３６】この後に基準入力パルス信号Ｓ１が復旧し
たとする。上述したように、基準入力パルス信号Ｓ１が
なくなっているときには、遅れパルス信号Ｓ３が出力さ
れてクロック信号Ｓ６の周期が長く（周波数が低く）な
っていくので、その後、基準入力パルス信号Ｓ１が復旧
したときには、多くの場合、図６（Ａ）及び（Ｂ）に示
すように、基準入力パルス信号Ｓ１が比較パルス信号Ｓ
７に対して進み位相となる。

【００３７】従来では、図５を用いて説明したように、
基準入力パルス信号Ｓ１がなくなっているときには、遅
れパルス信号Ｓ３がリセットされることがないので、復
旧後の進み位相の場合にも逆に遅れ位相を表す遅れパル
ス信号Ｓ３が論理“１”となっていた。しかし、この実
施例の場合、上述したダミーパルＤＰによって遅れパル
ス信号Ｓ３がリセットされているので、復旧後の進み位
相の場合にその位相差に応じて進みパルス信号Ｓ２が論
理“１”となる。従って、進み位相をなくすようなＰＬ
Ｌのループ動作が行なわれる。

【００３８】逆に、図示は省略しているが、なんらかの
原因よって進みパルス信号Ｓ２の論理“１”期間が比較
パルス信号Ｓ７の半周期より長くなろうとすると、比較
パルス信号Ｓ７に遅れ補正パルス信号Ｓ１３がダミーパ
ルスとして挿入されて、進みパルス信号Ｓ２がリセット
され、遅れパルス信号Ｓ３が位相差に応じて論理“１”
となり、遅れ位相をなくすようなＰＬＬのループ動作が
行なわれる。

【００３９】なお、ＰＬＬ回路のループ動作自体は、従
来のＰＬＬ回路のループ動作と同様である。

【００４０】従って、上述の実施例によれば、なんらか
の原因によって進み位相状態を表す進みパルス信号Ｓ２
又は遅れ位相状態を表す遅れパルス信号Ｓ３が比較パル
ス信号Ｓ７の半周期より長い期間、有意論理をとろうと
した場合に、逆の位相状態を指示するパルス信号を位相
差に応じて有意にすべく切り替えるようにしたので、進
みパルス信号Ｓ２又は遅れパルス信号Ｓ３の有意期間を
比較パルス信号Ｓ７の半周期より短いものとできて、同
期外れ時の再引込み時間を従来より短いものとすること
ができる。その結果、当該ＰＬＬ回路からの出力信号
（例えばクロック信号Ｓ６）の周波数変動度合及び時間
を小さくできて出力信号を利用する各種の回路に悪い影
響を与えることを最小限に止どめることができる。

【００４１】なお、本発明によるＰＬＬ回路は、自動交
換機だけでなく各種の装置に適用できるものである。

【００４２】また、上述の実施例のように、分周回路を
有する周波数逓倍回路としてのＰＬＬ回路でなく、単な
る同期引込み用のＰＬＬ回路にも適用することができ
る。すなわち、分周回路のない、しかもＶＣＯの基準発
振周波数が基準入力パルス信号の基準周波数と等しいＰ
ＬＬ回路に適用することができる。

【００４３】さらに、基準入力パルス信号及び比較パル
ス信号の有効エッジが立上りエッジのものに対しても本
発明を適用することができる。また、進みパルス信号や
遅れパルス信号等の有効レベルが論理“０”のものであ
っても良い。

【００４４】さらにまた、上述の実施例においては、進
みパルス信号及び遅れパルス信号の両方が比較パルス信
号の半周期を越えて有意論理をとる可能性がある場合の
構成を示したが、比較パルス信号の半周期を越えて有意
論理をとる可能性がある信号が進みパルス信号又は遅れ
パルス信号の一方の場合には、その一方に対するパルス
補正構成だけを設ければ良い。

【００４５】また、上述の実施例においては、位相チェ
ック回路の他に補正パルス発生回路を設けたものを示し
たが、位相チェック回路からのパルス信号を補正パルス
挿入回路に与えても挿入が安定して行なわれる場合に
は、補正パルス発生回路を省略することができる。すな
わち、この場合には、位相チェック回路が補正パルス発
生回路を兼ねるものとなる。

【００４６】

【発明の効果】以上のように、本発明によれば、ＰＬＬ
回路に位相チェック手段と補正パルス発生手段と補正パ
ルス挿入手段とを設けたので、基準入力パルス信号等の
異常によって位相関係の検出状態が妥当でなくなって
も、再度、同期を確立するまでの時間を短くすることが
できる。

【図面の簡単な説明】

【図１】実施例の全体構成を示すブロック図である。

【図２】従来の全体構成を示すブロック図である。

【図３】従来の進み位相時の処理を示す各部タイミング
チャートである。

【図４】従来の遅れ位相時の処理を示す各部タイミング
チャートである。

【図５】従来の欠点の説明に供する各部タイミングチャ
ートである。

【図６】実施例の図５の場合に対応した各部タイミング
チャートである。

【符号の説明】

１…位相比較回路、２…電圧変換回路、３…低域通過フ
ィルタ、４…電圧制御型発振器（ＶＣＯ）、１０…補正
パルス挿入回路、１１…ノア回路、１２…オア回路、２
０…位相チェック回路、２１、２２、３２、３３…アン
ド回路、２３、３４…インバータ回路、３０…補正パル
ス発生回路、３１…Ｄ型フリップフロップ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部からの基準入力パルス信号と位相同
   期ループ動作によって形成された比較パルス信号との有
   効エッジを位相比較して、位相差に応じた期間だけ有意
   論理をとる進み位相を表す進みパルス信号、又は、位相
   差に応じた期間だけ有意論理をとる遅れ位相を表す遅れ
   パルス信号を出力する位相比較回路を備え、上記進みパ
   ルス信号又は遅れパルス信号に基づいて位相同期ループ
   動作を可変するＰＬＬ回路において、 上記位相比較回路による位相関係の検出が妥当であるか
   否かをチェックする位相チェック手段と、 このチェックの結果が妥当でない場合に、位相関係の検
   出状態を切り替えるための補正パルス信号を発生する補
   正パルス発生手段と、 発生された補正パルス信号を基準入力パルス信号又は比
   較パルス信号に挿入して、擬似的な有効エッジを付加す
   る補正パルス挿入手段とを設けたことを特徴とするＰＬ
   Ｌ回路。
2. 【請求項２】 上記位相チェック手段が、進みパルス信
   号又は遅れパルス信号の有意論理期間が比較パルス信号
   の半周期より長くなったときに、上記位相比較回路が検
   出した位相関係が妥当でないと判断することを特徴とす
   る請求項１に記載のＰＬＬ回路。