JPH0621809A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH0621809A JPH0621809A JP4176840A JP17684092A JPH0621809A JP H0621809 A JPH0621809 A JP H0621809A JP 4176840 A JP4176840 A JP 4176840A JP 17684092 A JP17684092 A JP 17684092A JP H0621809 A JPH0621809 A JP H0621809A
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- output
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Abstract
(57)【要約】
【目的】 入力信号の周波数が低くなっても位相シフト
が生じるものを防止する。 【構成】 外部からの入力信号及び前記パルス信号に基
づいて、前記入力信号の周波数が所定値の場合に前記入
力信号の立上がりに同期して立上がり、前記入力信号の
立下がりに同期して立下がる信号を生成し、前記入力信
号の周波数が前記所定値よりも低くなった場合に前記入
力信号の立上がりに同期して立上がり、前記入力信号の
前記立上がった後の前記パルス信号の２回目の立上がり
に同期して立下がる信号を生成するとともに前記入力信
号の立下がりに同期して立上がり、その後の前記パルス
信号の最初の立上がりに同期して立下がる信号を生成す
る信号生成回路１、２、３を新たに設ける。
が生じるものを防止する。 【構成】 外部からの入力信号及び前記パルス信号に基
づいて、前記入力信号の周波数が所定値の場合に前記入
力信号の立上がりに同期して立上がり、前記入力信号の
立下がりに同期して立下がる信号を生成し、前記入力信
号の周波数が前記所定値よりも低くなった場合に前記入
力信号の立上がりに同期して立上がり、前記入力信号の
前記立上がった後の前記パルス信号の２回目の立上がり
に同期して立下がる信号を生成するとともに前記入力信
号の立下がりに同期して立上がり、その後の前記パルス
信号の最初の立上がりに同期して立下がる信号を生成す
る信号生成回路１、２、３を新たに設ける。
Description
【０００１】
【産業上の利用分野】本発明は位相ロックループ回路に
関するものである。
関するものである。
【０００２】
【従来の技術】従来の位相ロックループ（以下、ＰＬＬ
（Phase Locked Loop ）ともいう）回路を図３に示す。
このＰＬＬ回路は位相比較回路５と、ローパスフィルタ
１１と、電圧制御発振器（以下、ＶＣＯともいう）１２
とを有している。位相比較回路５はＤ型のフリップフロ
ップ（以下、Ｄ−ＦＦともいう）５ａ及び５ｂと、ＮＯ
Ｒゲート５ｃと、インバータ５ｄと、チャージポンプ５
ｅとを備え、入力信号ｆi とＶＣＯ１２の出力ｆR との
位相比較を行う。Ｄ−ＦＦ５ａのＣＫ端子には入力信号
ｆi が入力され、Ｄ端子は“Ｈ”レベルに設定されてい
る。そしてＱ端子はＮＯＲゲート５ｃの一方の入力端子
に接続され、バーＱ端子はチャージポンプ５ｅの一方の
入力端子に接続されている。又、Ｄ−ＦＦ５ｂのＣＫ端
子にはＶＣＯ１２の出力ｆo が入力され、Ｄ端子は
“Ｈ”レベルに設定されている。そして、Ｄ−ＦＦ５ｂ
のバーＱ端子はチャージポンプ５ｅの他方の入力端子に
接続されているとともにインバータ５ｄを介してＤ−Ｆ
Ｆ５ａのＲ端子に接続されている。なお、ＮＯＲゲート
５ｃの他方の入力端子にはＶＣＯ１２の出力が入力さ
れ、ＮＯＲゲート５ｃの出力はＤ−ＦＦ５ｂのＲ端子に
接続されている。なお、チャージポンプ５ｅは例えば図
５に示すように縦続接続されたＰチャネル及びＮチャネ
ルＭＯＳトランジスタと、１個のインバータからなるト
ライステート回路である。
（Phase Locked Loop ）ともいう）回路を図３に示す。
このＰＬＬ回路は位相比較回路５と、ローパスフィルタ
１１と、電圧制御発振器（以下、ＶＣＯともいう）１２
とを有している。位相比較回路５はＤ型のフリップフロ
ップ（以下、Ｄ−ＦＦともいう）５ａ及び５ｂと、ＮＯ
Ｒゲート５ｃと、インバータ５ｄと、チャージポンプ５
ｅとを備え、入力信号ｆi とＶＣＯ１２の出力ｆR との
位相比較を行う。Ｄ−ＦＦ５ａのＣＫ端子には入力信号
ｆi が入力され、Ｄ端子は“Ｈ”レベルに設定されてい
る。そしてＱ端子はＮＯＲゲート５ｃの一方の入力端子
に接続され、バーＱ端子はチャージポンプ５ｅの一方の
入力端子に接続されている。又、Ｄ−ＦＦ５ｂのＣＫ端
子にはＶＣＯ１２の出力ｆo が入力され、Ｄ端子は
“Ｈ”レベルに設定されている。そして、Ｄ−ＦＦ５ｂ
のバーＱ端子はチャージポンプ５ｅの他方の入力端子に
接続されているとともにインバータ５ｄを介してＤ−Ｆ
Ｆ５ａのＲ端子に接続されている。なお、ＮＯＲゲート
５ｃの他方の入力端子にはＶＣＯ１２の出力が入力さ
れ、ＮＯＲゲート５ｃの出力はＤ−ＦＦ５ｂのＲ端子に
接続されている。なお、チャージポンプ５ｅは例えば図
５に示すように縦続接続されたＰチャネル及びＮチャネ
ルＭＯＳトランジスタと、１個のインバータからなるト
ライステート回路である。
【０００３】次に位相比較回路５の動作を図４を参照し
て説明する。今、入力信号ｆi が“Ｌ”から“Ｈ”にな
ると、Ｄ−ＦＦ５ａのＱ端子の出力信号は“Ｌ”から
“Ｈ”に、したがってバーＱ端子の出力信号バーＵＰは
“Ｈ”から“Ｌ”に変化する。なおこの時、ＶＣＯ１２
の出力ｆo が入力信号ｆi に同期していれば、信号ｆo
は“Ｈ”から“Ｌ”に変化するが、ＮＯＲゲート５ｃの
出力は“Ｌ”のままであり、Ｄ−ＦＦ５ｂはリセットさ
れず、Ｄ−ＦＦ５ｂのバーＱ端子の出力信号バーＤＮは
“Ｈ”のままとなる。したがってチャージポンプ５ｅの
出力ｅb はハイインピーダンス状態から“Ｈ”の状態に
なる。その後、ＶＣＯ１２の出力ｆo が“Ｌ”から
“Ｈ”になると、Ｄ−ＦＦ５ｂのバーＱ端子から出力さ
れる信号バーＤＮは“Ｈ”から“Ｌ”に変化する。これ
によりＤ−ＦＦ５ａはリセットされてＤ−ＦＦ５ａのバ
ーＱ端子から出力される信号バーＵＰが“Ｌ”から
“Ｈ”になる。したがってチャージポンプ５ｅの出力ｅ
b は“Ｈ”から“Ｌ”になる。この時ＮＯＲゲート５ｃ
の出力は“Ｌ”のままである。
て説明する。今、入力信号ｆi が“Ｌ”から“Ｈ”にな
ると、Ｄ−ＦＦ５ａのＱ端子の出力信号は“Ｌ”から
“Ｈ”に、したがってバーＱ端子の出力信号バーＵＰは
“Ｈ”から“Ｌ”に変化する。なおこの時、ＶＣＯ１２
の出力ｆo が入力信号ｆi に同期していれば、信号ｆo
は“Ｈ”から“Ｌ”に変化するが、ＮＯＲゲート５ｃの
出力は“Ｌ”のままであり、Ｄ−ＦＦ５ｂはリセットさ
れず、Ｄ−ＦＦ５ｂのバーＱ端子の出力信号バーＤＮは
“Ｈ”のままとなる。したがってチャージポンプ５ｅの
出力ｅb はハイインピーダンス状態から“Ｈ”の状態に
なる。その後、ＶＣＯ１２の出力ｆo が“Ｌ”から
“Ｈ”になると、Ｄ−ＦＦ５ｂのバーＱ端子から出力さ
れる信号バーＤＮは“Ｈ”から“Ｌ”に変化する。これ
によりＤ−ＦＦ５ａはリセットされてＤ−ＦＦ５ａのバ
ーＱ端子から出力される信号バーＵＰが“Ｌ”から
“Ｈ”になる。したがってチャージポンプ５ｅの出力ｅ
b は“Ｈ”から“Ｌ”になる。この時ＮＯＲゲート５ｃ
の出力は“Ｌ”のままである。
【０００４】その後、ＶＣＯ１２の出力ｆo が“Ｈ”か
ら“Ｌ”になると、ＮＯＲゲート５ｃの出力が“Ｌ”か
ら“Ｈ”に変化し、Ｄ−ＦＦ５ｂがリセットされる。こ
れによりＤ−ＦＦ５ｂのバーＱ端子の出力信号バーＤＮ
は“Ｌ”から“Ｈ”に変化し、チャージポンプ５ｅの出
力ｅb は“Ｌ”からハイインピーダンス状態になる。
ら“Ｌ”になると、ＮＯＲゲート５ｃの出力が“Ｌ”か
ら“Ｈ”に変化し、Ｄ−ＦＦ５ｂがリセットされる。こ
れによりＤ−ＦＦ５ｂのバーＱ端子の出力信号バーＤＮ
は“Ｌ”から“Ｈ”に変化し、チャージポンプ５ｅの出
力ｅb は“Ｌ”からハイインピーダンス状態になる。
【０００５】したがってこの位相比較回路５において
は、入力信号ｆi に対してＶＣＯ１２の出力信号ｆo の
位相が進んでいる場合は、チャージポンプ５ｅから出力
される“Ｈ”レベルのパルス幅が“Ｌ”レベルのパルス
幅よりも狭くなり、入力信号ｆi に対してＶＣＯ１２の
出力信号ｆo の位相が遅れている場合はチャージポンプ
５ｅから出力される“Ｈ”レベルのパルス幅が“Ｌ”レ
ベルのパルス幅よりも広くなる。そして同期している場
合はチャージポンプ５ｅから出力される“Ｈ”レベルの
パルス幅は“Ｌ”レベルのパルス幅は同一となる。
は、入力信号ｆi に対してＶＣＯ１２の出力信号ｆo の
位相が進んでいる場合は、チャージポンプ５ｅから出力
される“Ｈ”レベルのパルス幅が“Ｌ”レベルのパルス
幅よりも狭くなり、入力信号ｆi に対してＶＣＯ１２の
出力信号ｆo の位相が遅れている場合はチャージポンプ
５ｅから出力される“Ｈ”レベルのパルス幅が“Ｌ”レ
ベルのパルス幅よりも広くなる。そして同期している場
合はチャージポンプ５ｅから出力される“Ｈ”レベルの
パルス幅は“Ｌ”レベルのパルス幅は同一となる。
【０００６】位相比較回路５の出力ｅb はローパスフィ
ルタ１１によって積分され、その平均値ｅc がローパス
フィルタ１１から出力される。ローパスフィルタ１１の
出力ｅc に基づいて入力信号ｆi に同期するような出力
信号ｆo がＶＣＯ１２から出力される。
ルタ１１によって積分され、その平均値ｅc がローパス
フィルタ１１から出力される。ローパスフィルタ１１の
出力ｅc に基づいて入力信号ｆi に同期するような出力
信号ｆo がＶＣＯ１２から出力される。
【０００７】
【発明が解決しようとする課題】このような従来のＰＬ
Ｌ回路においては、入力信号ｆi と出力信号ｆo が同期
している場合、位相比較回路５の出力端（すなわち、チ
ャージポンプ５ｅの出力端）からは、入力信号ｆi の立
上がり時にしか出力パルスが出ない。このため、入力信
号ｆi の周波数が低くなると、チャージポンプ５ｅの出
力パルスの間隔が広くなり、積分化されたローパスフィ
ルタの出力がシフトする、すなわち位相シフトが起こる
という問題がある（「Sytematic Jitter in a Chain of
Didital Regenerators 」，Ｃ．Ｊ．ＢＹＲＮＥ，Ｂ．
Ｊ．ＫＡＲＡＦＩＮ ａｎｄ Ｄ．Ｂ．ＲＯＢＩＮＳＯ
Ｎ，ＪＲ．著、ＴＨＥ ＢＥＬＬ ＳＹＳＴＥＭ ＴＥ
ＣＨＮＩＣＡＬ ＪＯＵＲＮＡＬ，ＮＯＶＥＭＢＥＲ
１９６３参照）。
Ｌ回路においては、入力信号ｆi と出力信号ｆo が同期
している場合、位相比較回路５の出力端（すなわち、チ
ャージポンプ５ｅの出力端）からは、入力信号ｆi の立
上がり時にしか出力パルスが出ない。このため、入力信
号ｆi の周波数が低くなると、チャージポンプ５ｅの出
力パルスの間隔が広くなり、積分化されたローパスフィ
ルタの出力がシフトする、すなわち位相シフトが起こる
という問題がある（「Sytematic Jitter in a Chain of
Didital Regenerators 」，Ｃ．Ｊ．ＢＹＲＮＥ，Ｂ．
Ｊ．ＫＡＲＡＦＩＮ ａｎｄ Ｄ．Ｂ．ＲＯＢＩＮＳＯ
Ｎ，ＪＲ．著、ＴＨＥ ＢＥＬＬ ＳＹＳＴＥＭ ＴＥ
ＣＨＮＩＣＡＬ ＪＯＵＲＮＡＬ，ＮＯＶＥＭＢＥＲ
１９６３参照）。
【０００８】本発明は上記事情を考慮してなされたもの
であって、入力信号ｆi の周波数が低くなっても位相シ
フトが生じないＰＬＬ回路を提供することを目的とす
る。
であって、入力信号ｆi の周波数が低くなっても位相シ
フトが生じないＰＬＬ回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明による位相ロック
ループ回路は、パルス信号を発生する電圧制御発振器
と、外部からの入力信号及び前記パルス信号に基づい
て、前記入力信号の周波数が所定値の場合に前記入力信
号の立上がりに同期して立上がり、前記入力信号の立下
がりに同期して立下がる信号を生成し、前記入力信号の
周波数が前記所定値よりも低くなった場合に前記入力信
号の立上がりに同期して立上がり、前記入力信号の前記
立上がった後の前記パルス信号の２回目の立上がりに同
期して立下がる信号を生成するとともに前記入力信号の
立下がりに同期して立上がり、その後の前記パルス信号
の最初の立上がりに同期して立下がる信号を生成する第
１の信号生成回路と、前記パルス信号及び前記第１の信
号生成回路の出力に基づいて、前記第１の信号生成回路
の出力信号の立上がりに同期して“Ｈ”レベルの信号を
生成し、この信号生成後の前期パルス信号の最初の立上
がりに同期して“Ｌ”レベルの信号を生成し、この信号
生成後の前期パルス信号の最初の立下がりに同期して中
間レベルの信号を生成する第２の信号生成回路と、この
第２の信号生成回路の出力を積分し、平均値を出力する
ローパスフィルタと、を備え、前記電圧制御発振器は前
記ローパスフィルタの出力に基づいて前記入力信号に同
期するように前記パルス信号を制御することを特徴とす
る。
ループ回路は、パルス信号を発生する電圧制御発振器
と、外部からの入力信号及び前記パルス信号に基づい
て、前記入力信号の周波数が所定値の場合に前記入力信
号の立上がりに同期して立上がり、前記入力信号の立下
がりに同期して立下がる信号を生成し、前記入力信号の
周波数が前記所定値よりも低くなった場合に前記入力信
号の立上がりに同期して立上がり、前記入力信号の前記
立上がった後の前記パルス信号の２回目の立上がりに同
期して立下がる信号を生成するとともに前記入力信号の
立下がりに同期して立上がり、その後の前記パルス信号
の最初の立上がりに同期して立下がる信号を生成する第
１の信号生成回路と、前記パルス信号及び前記第１の信
号生成回路の出力に基づいて、前記第１の信号生成回路
の出力信号の立上がりに同期して“Ｈ”レベルの信号を
生成し、この信号生成後の前期パルス信号の最初の立上
がりに同期して“Ｌ”レベルの信号を生成し、この信号
生成後の前期パルス信号の最初の立下がりに同期して中
間レベルの信号を生成する第２の信号生成回路と、この
第２の信号生成回路の出力を積分し、平均値を出力する
ローパスフィルタと、を備え、前記電圧制御発振器は前
記ローパスフィルタの出力に基づいて前記入力信号に同
期するように前記パルス信号を制御することを特徴とす
る。
【００１０】
【作用】このように構成された本発明による位相ロック
ループ回路（以下、ＰＬＬ回路ともいう）によれば、入
力信号の周波数が低くなった場合には、入力信号の立下
がりに同期して立上がり、その後のパルス信号の最初の
立上がりに同期して立下がる信号が第１の信号生成回路
によって生成され、この信号と上記パルス信号に基づい
て第２の信号生成回路から、中間レベルから“Ｈ”レベ
ルに、“Ｈ”レベルから“Ｌ”レベルに、“Ｌ”レベル
から中間レベルに変わる信号が生成されて出力される。
これにより、入力信号の周波数が低くなっても位相シフ
トが生じるのを防止することができる。
ループ回路（以下、ＰＬＬ回路ともいう）によれば、入
力信号の周波数が低くなった場合には、入力信号の立下
がりに同期して立上がり、その後のパルス信号の最初の
立上がりに同期して立下がる信号が第１の信号生成回路
によって生成され、この信号と上記パルス信号に基づい
て第２の信号生成回路から、中間レベルから“Ｈ”レベ
ルに、“Ｈ”レベルから“Ｌ”レベルに、“Ｌ”レベル
から中間レベルに変わる信号が生成されて出力される。
これにより、入力信号の周波数が低くなっても位相シフ
トが生じるのを防止することができる。
【００１１】
【実施例】本発明によるＰＬＬ回路の一実施例の構成を
図１に示す従来のＰＬＬ回路において、Ｄ型のフリップ
フロップ（以下、Ｄ−ＦＦともいう）１及び２と、論理
回路３とを備えている。Ｄ−ＦＦ１のＲ端子には外部か
らの入力信号ｆi の反転信号が入力され、Ｄ端子は
“Ｈ”レベルに設定されている。又Ｄ−ＦＦのＱ端子は
Ｄ−ＦＦ２のＤ端子に接続されている。Ｄ−ＦＦ１及び
２のＣＫ端子に電圧制御発振器（以下、ＶＣＯともい
う）１２の出力信号ｆo が入力され、Ｄ−ＦＦ２のバー
Ｑ端子から信号Ｖ1 が出力される。
図１に示す従来のＰＬＬ回路において、Ｄ型のフリップ
フロップ（以下、Ｄ−ＦＦともいう）１及び２と、論理
回路３とを備えている。Ｄ−ＦＦ１のＲ端子には外部か
らの入力信号ｆi の反転信号が入力され、Ｄ端子は
“Ｈ”レベルに設定されている。又Ｄ−ＦＦのＱ端子は
Ｄ−ＦＦ２のＤ端子に接続されている。Ｄ−ＦＦ１及び
２のＣＫ端子に電圧制御発振器（以下、ＶＣＯともい
う）１２の出力信号ｆo が入力され、Ｄ−ＦＦ２のバー
Ｑ端子から信号Ｖ1 が出力される。
【００１２】論理回路３はＮＡＮＤゲート３ａと、ＯＲ
ゲート３ｂと、ＮＡＮＤゲート３ｃとを有している。Ｎ
ＡＮＤゲート３ａ及びＯＲゲート３ｂには入力信号ｆ1
とＤ−ＦＦ２の出力信号Ｖ1 が入力され、ＮＡＮＤゲー
ト３ｃにはＮＡＮＤゲート３ａの出力信号とＯＲゲート
３ｂの出力信号が入力されている。そして、ＮＡＮＤゲ
ート３ｃの出力信号Ｖ2 、すなわち論理回路３の出力信
号Ｖ2 が位相比較回路５のＤ−ＦＦ５ａのＣＫ端子に入
力されている。なお、論理回路３は入力信号ｆi とＤ−
ＦＦの出力信号Ｖ1 の値が一致している場合は“Ｈ”レ
ベルの信号を出力し、一致していない場合は“Ｌ”レベ
ルの信号を出力する。
ゲート３ｂと、ＮＡＮＤゲート３ｃとを有している。Ｎ
ＡＮＤゲート３ａ及びＯＲゲート３ｂには入力信号ｆ1
とＤ−ＦＦ２の出力信号Ｖ1 が入力され、ＮＡＮＤゲー
ト３ｃにはＮＡＮＤゲート３ａの出力信号とＯＲゲート
３ｂの出力信号が入力されている。そして、ＮＡＮＤゲ
ート３ｃの出力信号Ｖ2 、すなわち論理回路３の出力信
号Ｖ2 が位相比較回路５のＤ−ＦＦ５ａのＣＫ端子に入
力されている。なお、論理回路３は入力信号ｆi とＤ−
ＦＦの出力信号Ｖ1 の値が一致している場合は“Ｈ”レ
ベルの信号を出力し、一致していない場合は“Ｌ”レベ
ルの信号を出力する。
【００１３】次に本実施例のＰＬＬ回路の動作を図２を
参照して説明する。なお、図２は入力信号ｆi とＶＣＯ
１２の出力信号ｆo が同期している場合を示している。
時刻ｔo において、入力信号ｆi が“Ｌ”レベルである
と、Ｄ−ＦＦ１がリセットされ、Ｄ−ＦＦ１のＱ端子か
ら出力される信号のレベルが“Ｌ”となっている。この
ためこの状態でＶＣＯ１２の出力ｆo が“Ｌ”から
“Ｈ”に変化してもＤ−ＦＦ２のバーＱ端子から出力さ
れる信号Ｖ1 は“Ｈ”レベルとなる。したがって論理回
路３の出力Ｖ2 は“Ｌ”となり、位相比較回路５の出力
ｅb は中間の状態となっている。時刻ｔ1 において、入
力信号ｆi が“Ｌ”から“Ｈ”になっても、Ｄ−ＦＦ１
及び２のＣＫ端子にはＶＣＯ１２の出力パルスｆo の立
上がりエッジが入力されないため、Ｄ−ＦＦ１のＱ端子
から出力される信号のレベルは“Ｌ”のままであるとと
もにＤ−ＦＦ２の出力信号Ｖ1 は“Ｈ”のままとなる。
したがって論理回路３の出力Ｖ2 は“Ｌ”から“Ｈ”に
変化し、これにより位相比較回路５の出力、すなわちチ
ャージポンプ５ｅの出力ｅb は中間レベルから“Ｈ”レ
ベルに変化する。
参照して説明する。なお、図２は入力信号ｆi とＶＣＯ
１２の出力信号ｆo が同期している場合を示している。
時刻ｔo において、入力信号ｆi が“Ｌ”レベルである
と、Ｄ−ＦＦ１がリセットされ、Ｄ−ＦＦ１のＱ端子か
ら出力される信号のレベルが“Ｌ”となっている。この
ためこの状態でＶＣＯ１２の出力ｆo が“Ｌ”から
“Ｈ”に変化してもＤ−ＦＦ２のバーＱ端子から出力さ
れる信号Ｖ1 は“Ｈ”レベルとなる。したがって論理回
路３の出力Ｖ2 は“Ｌ”となり、位相比較回路５の出力
ｅb は中間の状態となっている。時刻ｔ1 において、入
力信号ｆi が“Ｌ”から“Ｈ”になっても、Ｄ−ＦＦ１
及び２のＣＫ端子にはＶＣＯ１２の出力パルスｆo の立
上がりエッジが入力されないため、Ｄ−ＦＦ１のＱ端子
から出力される信号のレベルは“Ｌ”のままであるとと
もにＤ−ＦＦ２の出力信号Ｖ1 は“Ｈ”のままとなる。
したがって論理回路３の出力Ｖ2 は“Ｌ”から“Ｈ”に
変化し、これにより位相比較回路５の出力、すなわちチ
ャージポンプ５ｅの出力ｅb は中間レベルから“Ｈ”レ
ベルに変化する。
【００１４】その後、時刻ｔ2 において、ＶＣＯ１２の
出力パルスｆo が“Ｌ”から“Ｈ”になると、Ｄ−ＦＦ
１のＱ端子から出力される信号のレベルは“Ｌ”から
“Ｈ”に変わるが、Ｄ−ＦＦ２のバーＱ端子から出力さ
れる信号Ｖ1 のレベルは変化せず“Ｈ”のままとなる。
この時、入力信号ｆi のレベルは“Ｈ”のままであるか
ら論理回路３の出力信号Ｖ2 のレベルは“Ｈ”のままと
なる。しかし、出力パルスｆo が“Ｌ”から“Ｈ”に変
化したことにより、位相比較回路５の出力ｅb は従来の
場合と同様に“Ｈ”レベルから“Ｌ”レベルに変化す
る。
出力パルスｆo が“Ｌ”から“Ｈ”になると、Ｄ−ＦＦ
１のＱ端子から出力される信号のレベルは“Ｌ”から
“Ｈ”に変わるが、Ｄ−ＦＦ２のバーＱ端子から出力さ
れる信号Ｖ1 のレベルは変化せず“Ｈ”のままとなる。
この時、入力信号ｆi のレベルは“Ｈ”のままであるか
ら論理回路３の出力信号Ｖ2 のレベルは“Ｈ”のままと
なる。しかし、出力パルスｆo が“Ｌ”から“Ｈ”に変
化したことにより、位相比較回路５の出力ｅb は従来の
場合と同様に“Ｈ”レベルから“Ｌ”レベルに変化す
る。
【００１５】その後、時刻ｔ3 において入力信号ｆi が
“Ｈ”から“Ｌ”に変化してもＤ−ＦＦ２のＣＫ端子に
は出力パルスｆo の立上がりエッジが入力されないた
め、信号Ｖ1 のレベルは“Ｈ”のままとなる。したがっ
て論理回路３の出力信号Ｖ2 のレベルも“Ｈ”から
“Ｌ”に変化する。なお、この時、入力信号ｆi のレベ
ルの変化によってＤ−ＦＦ１がリセットされるため、Ｄ
−ＦＦ２のＤ端子に入力する信号のレベルは“Ｌ”とな
る。又、この時、入力信号ｆi と出力信号ｆo が同期し
ているため出力信号ｆo は“Ｈ”から“Ｌ”に変化し、
これによりチャージポンプ５ｅの出力ｅb は“Ｌ”から
中間レベルに変化する。
“Ｈ”から“Ｌ”に変化してもＤ−ＦＦ２のＣＫ端子に
は出力パルスｆo の立上がりエッジが入力されないた
め、信号Ｖ1 のレベルは“Ｈ”のままとなる。したがっ
て論理回路３の出力信号Ｖ2 のレベルも“Ｈ”から
“Ｌ”に変化する。なお、この時、入力信号ｆi のレベ
ルの変化によってＤ−ＦＦ１がリセットされるため、Ｄ
−ＦＦ２のＤ端子に入力する信号のレベルは“Ｌ”とな
る。又、この時、入力信号ｆi と出力信号ｆo が同期し
ているため出力信号ｆo は“Ｈ”から“Ｌ”に変化し、
これによりチャージポンプ５ｅの出力ｅb は“Ｌ”から
中間レベルに変化する。
【００１６】次に入力信号ｆi の周波数が所定の周波数
（時刻ｔo 〜ｔ3 の間）に比べて低くなった場合、例え
ば所定の周波数の１／２になった場合を説明する。この
時、入力信号ｆi と出力信号ｆo は同期しているものと
する。
（時刻ｔo 〜ｔ3 の間）に比べて低くなった場合、例え
ば所定の周波数の１／２になった場合を説明する。この
時、入力信号ｆi と出力信号ｆo は同期しているものと
する。
【００１７】時刻ｔ5 において、入力信号ｆi が“Ｌ”
から“Ｈ”に変化すると、前述したように論理回路３の
出力Ｖ2 も“Ｌ”から“Ｈ”に変化し、これによりチャ
ージポンプ５の出力ｅb も中間レベルから“Ｈ”レベル
に変化する。その後、時刻ｔ6 においてＶＣＯ１２の出
力パルスｆo が“Ｌ”から“Ｈ”に立上がると、チャー
ジポンプ５ｅの出力ｅb は“Ｈ”から“Ｌ”に変り、そ
して時刻ｔ7 において、ＶＣＯ１２の出力パルスｆo が
“Ｈ”から“Ｌ”に立下がるとチャージポンプ５ｅの出
力ｅb は“Ｌ”レベルから中間レベルに変る。なお、時
刻ｔ6 において出力パルスｆo が立上がったことにより
Ｄ−ＦＦ２のＤ端子に入力される信号レベルは“Ｈ”レ
ベルとなっている。
から“Ｈ”に変化すると、前述したように論理回路３の
出力Ｖ2 も“Ｌ”から“Ｈ”に変化し、これによりチャ
ージポンプ５の出力ｅb も中間レベルから“Ｈ”レベル
に変化する。その後、時刻ｔ6 においてＶＣＯ１２の出
力パルスｆo が“Ｌ”から“Ｈ”に立上がると、チャー
ジポンプ５ｅの出力ｅb は“Ｈ”から“Ｌ”に変り、そ
して時刻ｔ7 において、ＶＣＯ１２の出力パルスｆo が
“Ｈ”から“Ｌ”に立下がるとチャージポンプ５ｅの出
力ｅb は“Ｌ”レベルから中間レベルに変る。なお、時
刻ｔ6 において出力パルスｆo が立上がったことにより
Ｄ−ＦＦ２のＤ端子に入力される信号レベルは“Ｈ”レ
ベルとなっている。
【００１８】次に時刻ｔ8 において、ＶＣＯ１２の出力
パルスｆo が“Ｌ”から“Ｈ”に変化すると、Ｄ−ＦＦ
２から出力される信号Ｖ1 は“Ｈ”から“Ｌ”に変り、
これにより論理回路３の出力Ｖ2 は“Ｈ”から“Ｌ”に
変るが、チャージポンプ５ｅの出力ｅb は変化せず、中
間レベルのままとなっている。そして時刻ｔ9 におい
て、入力信号ｆi が“Ｈ”から“Ｌ”に変化すると、論
理回路３の出力Ｖ2 は“Ｈ”から“Ｌ”に変化し、これ
によりチャージポンプ５ｅの出力ｅb は中間レベルから
“Ｈ”レベルに変化する。なお、この時、入力信号ｆi
が“Ｌ”レベルになったことにより、Ｄ−ＦＦ１はリセ
ットされ、Ｄ−ＦＦ２のＤ端子に入力される信号は
“Ｌ”レベルとなっている。
パルスｆo が“Ｌ”から“Ｈ”に変化すると、Ｄ−ＦＦ
２から出力される信号Ｖ1 は“Ｈ”から“Ｌ”に変り、
これにより論理回路３の出力Ｖ2 は“Ｈ”から“Ｌ”に
変るが、チャージポンプ５ｅの出力ｅb は変化せず、中
間レベルのままとなっている。そして時刻ｔ9 におい
て、入力信号ｆi が“Ｈ”から“Ｌ”に変化すると、論
理回路３の出力Ｖ2 は“Ｈ”から“Ｌ”に変化し、これ
によりチャージポンプ５ｅの出力ｅb は中間レベルから
“Ｈ”レベルに変化する。なお、この時、入力信号ｆi
が“Ｌ”レベルになったことにより、Ｄ−ＦＦ１はリセ
ットされ、Ｄ−ＦＦ２のＤ端子に入力される信号は
“Ｌ”レベルとなっている。
【００１９】その時、時刻ｔ10において、ＶＣＯ１２の
出力パルスｆ0 が“Ｌ”から“Ｈ”に立上がると、Ｄ−
ＦＦ２の出力Ｖ1 が“Ｌ”から“Ｈ”に変ることにより
論理回路３の出力Ｖ2 も“Ｈ”から“Ｌ”に変わる。そ
してこの時チャージポンプの出力ｅb も“Ｈ”レベルか
ら“Ｌ”レベルに変化する。そして時刻ｔ11において出
力パルスｆ0 が“Ｈ”から“Ｌ”に変化することによ
り、チャージポンプ５ｅの出力ｅb も“Ｌ”レベルから
中間レベルに変化する。
出力パルスｆ0 が“Ｌ”から“Ｈ”に立上がると、Ｄ−
ＦＦ２の出力Ｖ1 が“Ｌ”から“Ｈ”に変ることにより
論理回路３の出力Ｖ2 も“Ｈ”から“Ｌ”に変わる。そ
してこの時チャージポンプの出力ｅb も“Ｈ”レベルか
ら“Ｌ”レベルに変化する。そして時刻ｔ11において出
力パルスｆ0 が“Ｈ”から“Ｌ”に変化することによ
り、チャージポンプ５ｅの出力ｅb も“Ｌ”レベルから
中間レベルに変化する。
【００２０】以上述べたように本実施例においては、Ｄ
−ＦＦ１及び２並びに論理回路３からなる信号発生回路
は、入力信号ｆi の周波数が所定値の場合に入力信号ｆ
i の立上がりに同期して立上がり、入力信号ｆi の立下
がりに同期して立下がる信号Ｖ2 を出力し、入力信号ｆ
i の周波数が上記所定値よりも低くなった場合に、入力
信号ｆi の立上がりに同期して立上がり、入力信号ｆi
の上記立上がった後のＶＣＯ１２の出力信号ｆ0 の２回
目の立上がりに同期した立下がる信号Ｖ2 を出力すると
ともに入力信号ｆi の立下がりに同期して立上がり、そ
の後のＶＣＯ１２の出力信号ｆ0 の最初の立上がりに同
期して立下がる信号Ｖ2 を出力する。又、位相比較回路
５は、上記信号生成回路の出力、すなわち論理回路３の
出力Ｖ2、及びＶＣＯ１２の出力ｆ0 に基づいて、信号
Ｖ2 の立上がりに同期してその出力ｅb を中間レベルか
ら“Ｈ”レベルに変化させ、その後の信号ｆ0 の最初の
立上がりに同期してその出力ｅb を“Ｈ”レベルから
“Ｌ”レベルに変化させ、その後の信号ｆ0 の立下がり
に同期してその出力ｅb を“Ｌ”レベルから中間レベル
に変化させる。したがって、入力信号ｆi の周波数が所
定値よりも低くなっても、入力信号ｆi の立下がりに対
して位相比較回路５から出力パルスｅb が出力され、こ
れにより位相シフトの発生を防止できる。
−ＦＦ１及び２並びに論理回路３からなる信号発生回路
は、入力信号ｆi の周波数が所定値の場合に入力信号ｆ
i の立上がりに同期して立上がり、入力信号ｆi の立下
がりに同期して立下がる信号Ｖ2 を出力し、入力信号ｆ
i の周波数が上記所定値よりも低くなった場合に、入力
信号ｆi の立上がりに同期して立上がり、入力信号ｆi
の上記立上がった後のＶＣＯ１２の出力信号ｆ0 の２回
目の立上がりに同期した立下がる信号Ｖ2 を出力すると
ともに入力信号ｆi の立下がりに同期して立上がり、そ
の後のＶＣＯ１２の出力信号ｆ0 の最初の立上がりに同
期して立下がる信号Ｖ2 を出力する。又、位相比較回路
５は、上記信号生成回路の出力、すなわち論理回路３の
出力Ｖ2、及びＶＣＯ１２の出力ｆ0 に基づいて、信号
Ｖ2 の立上がりに同期してその出力ｅb を中間レベルか
ら“Ｈ”レベルに変化させ、その後の信号ｆ0 の最初の
立上がりに同期してその出力ｅb を“Ｈ”レベルから
“Ｌ”レベルに変化させ、その後の信号ｆ0 の立下がり
に同期してその出力ｅb を“Ｌ”レベルから中間レベル
に変化させる。したがって、入力信号ｆi の周波数が所
定値よりも低くなっても、入力信号ｆi の立下がりに対
して位相比較回路５から出力パルスｅb が出力され、こ
れにより位相シフトの発生を防止できる。
【００２１】
【発明の効果】本発明によれば、入力信号ｆi の周波数
が低くなっても位相シフトが生じるのを防止することが
できる。
が低くなっても位相シフトが生じるのを防止することが
できる。
【図１】本発明によるＰＬＬ回路一実施例の構成を示す
ブロック図。
ブロック図。
【図２】実施例の動作を説明するタイミングチャート。
【図３】従来のＰＬＬ回路の構成を示すブロック図。
【図４】従来のＰＬＬ回路の動作を説明するタイミング
チャート。
チャート。
【図５】チャージポンプの一具体例を示す回路図。
１，２ Ｄ型フリップフロップ ３ 論理回路 ５ 位相比較回路 ５ａ，５ｂ Ｄ型フリップフロップ ５ｅ チャージポンプ １１ ローパスフィルタ １２ 電圧制御発振器
Claims (1)
- 【請求項１】パルス信号を発生する電圧制御発振器と、 外部からの入力信号及び前記パルス信号に基づいて、前
記入力信号の周波数が所定値の場合に前記入力信号の立
上がりに同期して立上がり、前記入力信号の立下がりに
同期して立下がる信号を生成し、前記入力信号の周波数
が前記所定値よりも低くなった場合に前記入力信号の立
上がりに同期して立上がり、前記入力信号の前記立上が
った後の前記パルス信号の２回目の立上がりに同期して
立下がる信号を生成するとともに前記入力信号の立下が
りに同期して立上がり、その後の前記パルス信号の最初
の立上がりに同期して立下がる信号を生成する第１の信
号生成回路と、 前記パルス信号及び前記第１の信号生成回路の出力に基
づいて、前記第１の信号生成回路の出力信号の立上がり
に同期して“Ｈ”レベルの信号を生成し、この信号生成
後の前期パルス信号の最初の立上がりに同期して“Ｌ”
レベルの信号を生成し、この信号生成後の前期パルス信
号の最初の立下がりに同期して中間レベルの信号を生成
する第２の信号生成回路と、 この第２の信号生成回路の出力を積分し、平均値を出力
するローパスフィルタと、 を備え、前記電圧制御発振器は前記ローパスフィルタの
出力に基づいて前記入力信号に同期するように前記パル
ス信号を制御することを特徴とする位相ロックループ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176840A JPH0621809A (ja) | 1992-07-03 | 1992-07-03 | 位相ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176840A JPH0621809A (ja) | 1992-07-03 | 1992-07-03 | 位相ロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621809A true JPH0621809A (ja) | 1994-01-28 |
Family
ID=16020754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176840A Pending JPH0621809A (ja) | 1992-07-03 | 1992-07-03 | 位相ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621809A (ja) |
-
1992
- 1992-07-03 JP JP4176840A patent/JPH0621809A/ja active Pending
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