JPH08237120A - 位相同期ループにおいて使用する周波数検出回路のための方法および装置 - Google Patents

位相同期ループにおいて使用する周波数検出回路のための方法および装置

Info

Publication number
JPH08237120A
JPH08237120A JP7325142A JP32514295A JPH08237120A JP H08237120 A JPH08237120 A JP H08237120A JP 7325142 A JP7325142 A JP 7325142A JP 32514295 A JP32514295 A JP 32514295A JP H08237120 A JPH08237120 A JP H08237120A
Authority
JP
Japan
Prior art keywords
frequency
signal
sampler
locked loop
duration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7325142A
Other languages
English (en)
Other versions
JP3805820B2 (ja
Inventor
Michael R May
マイケル・アール・メイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH08237120A publication Critical patent/JPH08237120A/ja
Application granted granted Critical
Publication of JP3805820B2 publication Critical patent/JP3805820B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ＰＬＬ回路用の周波数ロックおよび位相ロッ
ク指示回路において、動作周波数に依存せずかつ低周波
数でも大きな容量なしに的確に動作可能とする。 【解決手段】 周波数ロック指示器１０において、第１
の遅延部１４は周波数基準１２の立上りエッジを遅延さ
せ、第１のサンプラ２４を立上りエッジでかつ第３のサ
ンプラ３２を立下りエッジでクロッキングする。第２の
遅延部２０はフィードバック信号１８の立上りエッジを
遅延させ、立上りエッジで第２のサンプラ２８をかつ立
下りエッジで第４のサンプラ３４をクロッキングする遅
延フィードバック信号２２を生成する。第１および第３
のサンプラはアップポンプ信号２６をサンプルしかつ第
２および第４のサンプラはダウンポンプ信号３０をサン
プルする。ロック指示器３６はサンプルされたアップポ
ンプ信号が実質的にサンプルされたダウンポンプ信号に
等しい場合にロック指示信号３０を生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には周波数お
よび位相同期ループに関し、かつより特定的には周波数
ロックおよび位相ロック状態を検出するための回路およ
び関連する方法に関する。
【０００２】
【従来の技術】コンピュータ、電話、ページャ、および
他の電子装置に含まれる集積回路はすべて機能するため
に高周波の周期的クロック信号を必要とする。携帯用電
話のような、特定の用途においては、前記高周波クロッ
ク信号は基準クロック信号と同相であるがずっと高い周
波数でなければならない。これらの用途においては周波
数基準信号は提供されるが、前記高周波クロック信号は
集積回路によって構築されなければならない。従って、
周波数基準と同相であり、かつ周波数基準の倍数の周波
数で高周波クロック信号を生成するための回路が開発さ
れてきた。周波数基準はしばしば一様でないデューティ
サイクルを有するから、前記高周波クロック信号は典型
的には前記周波数基準の立上りエッジと同相であるが、
前記周波数基準の立下りエッジに関しては同相でないか
もしれない。
【０００３】図１は、位相同期ループ（“ＰＬＬ”）と
称される高周波クロック信号を発生するために一般に使
用される回路を示す。該ＰＬＬの主たる構成要素は位相
検出器、ループフィルタ、電圧制御発振器、およびＮ分
周要素である。図示されるように、周波数基準はＰＬＬ
への入力として作用する。ＰＬＬ出力は、定常状態で
は、該周波数基準の周波数のＮ倍の周波数でかつ該周波
数基準の立上りエッジと同相で発振する。
【０００４】Ｎ分周回路要素は前記ＰＬＬ出力をＮで分
周してフィードバック信号を提供し、該フィードバック
信号は位相検出器において前記周波数基準と比較され
る。位相検出器は、次に、前記周波数基準とフィードバ
ック信号との間の関係にもとづきループフィルタに対し
２つの出力信号を提供する。第１の出力信号はアップポ
ンプ（ｕｐ−ｐｕｍｐ）と称される。第２の出力信号は
ダウンポンプ（ｄｏｗｎ−ｐｕｍｐ）と称される。前記
アップポンプ信号は周波数基準の立上りエッジに際して
アクティブハイとなり、一方前記ダウンポンプ信号は前
記フィードバック信号の立上りエッジに応じてアクティ
ブハイとなる。しかしながら、もし前記出力信号の内の
一方がアクティブハイでありかつ他の出力信号がアクテ
ィブハイに移れば、前記出力信号の双方はローになる。
【０００５】前記アップポンプおよびダウンポンプの双
方はループフィルタへの入力として提供される。前記ル
ープフィルタは前記信号の高周波成分をろ波除去しかつ
出力電圧を提供するよう作用し、該出力電圧は電圧制御
発振器への入力として作用しかつ該電圧制御発振器を制
御する。電圧制御発振器はその入力間の電圧に依存する
周波数で周期的なかつ対称のクロック信号を生成する。
【０００６】定常状態の動作の間は、ＰＬＬの出力は周
波数基準の所望の周波数倍（Ｎ倍）でかつ該周波数基準
と同相になり、従って出力の立上りエッジの１つが前記
周波数基準のおのおのの立上りエッジと一致する。しか
しながら、定常状態では、前記アップポンプ信号は周波
数基準の立上りエッジに応じて立上り、かつダウンポン
プ信号は前記フィードバック信号の立上りエッジに応じ
て立上るから、出力信号の１つは他の出力信号が立上る
短期間前に立上ることになる。従って、定常状態でも、
おのおのの出力信号は短い期間にわたりアクティブハイ
に移りかつ次に直ちに立下がる。前記ループフィルタは
これらの過渡的な高周波信号をろ波し、それによってそ
れらが電圧制御発振器を制御する電圧を変えないように
する。従って、電圧制御発振器の入力間の電圧は定常状
態の動作では一定に留まっており、その結果、ＰＬＬの
出力も一定に留まっている。
【０００７】前記周波数基準および前記フィードバック
信号が異なる周波数になっているかあるいは立上りエッ
ジが同相でない場合は、アップポンプまたはダウンポン
プ信号のいずれかが長い期間の間アクティブハイに留ま
っている。従って、ループフィルタは電圧制御発振器に
かかる電圧を調整しかつ電圧制御発振器の出力の周波数
が変化する。該調整は周波数基準およびフィードバック
信号が同相かつ同じ周波数になるような時間まで続く。
【０００８】パワーアップの間、ＰＬＬ出力はそれが定
常状態に到達するまで周波数が上昇する。この期間の間
は、ＰＬＬ出力は接続された回路をドライブするのに利
用できない。そのような指示がなければ、ＰＬＬに接続
された回路は該ＰＬＬ出力にもとづき機能しかつ誤った
結果を生じる。従って、ＰＬＬがいつ周波数ロック状態
に到達しかつまた位相ロック状態に到達したかまたは到
達したことを知るのが望ましい。さらに、ＰＬＬがいつ
その定常状態から離れたかまたは離れたことを知ること
が望ましい。従って、周波数ロック状態を通知するため
に周波数ロック指示器が考案された。
【０００９】図１の下の部分に示されるように、特定の
従来技術の周波数ロック指示器は前記アップポンプ信号
およびダウンポンプ信号の双方をＯＲゲートへの入力と
して提供する。該ＯＲゲートの出力は次に抵抗を通して
容量を充電する働きをなす。ＯＲゲートの出力が十分な
期間にわたり前記容量に対し論理ハイ信号を提供した
時、該ＯＲゲートの出力は前記容量を基準レベルより高
く充電している。前記容量の電圧がこの基準レベルに到
達した時、カウンタがリセットされる。もし該カウンタ
がある所定のカウント値に到達する前にリセットされれ
ば、ロック指示器はセットされない。しかしながら、も
し該カウンタがそれがリセットされる前に前記所定のカ
ウント値に到達すれば、ロック指示器がセットされる。
【００１０】
【発明が解決しようとする課題】図１に示される回路は
高周波に対してはよく動作した。しかしながら、８キロ
ヘルツが典型的な値である、電気通信の用途において一
般的なもののような、より低い周波数では、この回路は
良好に動作できなかった。８キロヘルツの周波数基準信
号に対しては、該回路において必要とされる容量の量が
集積回路上に容易に設けることができない。さらに、そ
のような回路は動作周波数に依存する。
【００１１】従って、動作周波数とは無関係に動作する
周波数ロックおよび位相ロック指示回路、およびより低
い周波数の用途に対して、大きな容量を必要とすること
なく動作できることが必要である。
【００１２】
【課題を解決するための手段】一般に、本発明は位相同
期ループ（ＰＬＬ）回路の周波数ロックされたおよび位
相ロックされた状態を指示するための装置および方法を
提供する。これはアップポンプ信号およびダウンポンプ
信号を、それぞれ、周波数基準およびフィードバック基
準のレートでサンプリングすることによって達成でき
る。サンプルされたアップポンプ信号が発生されている
時、それらはサンプルされたダウンポンプ信号と比較さ
れる。もし、この比較の間に、サンプルされたアップポ
ンプ信号が実質的にサンプルされたダウンポンプ信号と
整合すれば、周波数ロックが得られたことになる。位相
ロックは所定の期間にわたり前記周波数ロックが連続し
てアクティブであった場合に得られる。そのような方法
および装置によって、周波数および位相ロック指示回路
はＰＬＬの動作周波数と独立に動作することができ、か
つより低い周波数の用途に対して、大きな容量の必要性
なしに動作することができる。
【００１３】
【発明の実施の形態】図２を参照すると、本発明の第１
の実施形態に係わる周波数ロック指示器、または周波数
検出回路、１０は第１の遅延部１４、第１のサンプラ２
４、およびロック指示器３６を具備する。他の実施形態
では、本発明はまた第１の周波数分周器４１、第２の周
波数分周器４３、第２のサンプラ２８、第３のサンプラ
３２、および第４のサンプラ３４を含むことができる。
後に説明するように、周波数ロック指示器１０はロック
指示信号３８を提供するために種々の方法で構成するこ
とができる。図２は、周波数分周器４１および４３と４
つのサンプラを有する１つの形態を示している。しかし
ながら、第１の実施形態および他の実施形態について共
に図２を参照して説明する。
【００１４】第１の遅延部１４はその入力として周期的
な周波数基準１２を受信する。同じ周波数基準１２はま
た前記ＰＬＬ（図１に示されている）への入力として作
用し、該ＰＬＬとともに周波数ロック指示器１０が動作
する。前に述べたように、周波数ロック指示器１０の１
つの用途は電気通信領域にあり、その場合共通の周波数
基準１２は８キロヘルツで発振する。定常状態では、Ｐ
ＬＬの出力は周波数基準１２と同相にあり、かつ周波数
基準１２の周波数のＮ倍で発振する。さらに、前に述べ
たように、ＰＬＬはまた該ＰＬＬの出力をＮで分周する
ことによって生成されるフィードバック信号１８を有し
ている。
【００１５】前記第１の遅延部１４は好ましくはその入
力として周波数基準１２を有しかつＰＬＬ出力の関数の
信号によりクロッキングされるＤ型フリップフロップ４
０を備えている。好ましくは、前記ＰＬＬ出力の関数は
ＰＬＬの出力信号をＭで分周したものであり、この場合
ＭはＮより小さい。好ましい動作モードにおいては、Ｎ
は１２８０に選択され、かつＭは８０に選択される。従
って、第１の遅延部１４は周波数基準１２のおのおのの
サイクルの間に１６回クロッキングされる。
【００１６】第１の遅延部１４の出力は周波数基準１２
のローからハイへの遷移後に最初にクロッキングされた
時にローからハイへの遷移を生じる。動作においては、
従って、第１の遅延部１４の出力は遅延された周波数基
準１６であり、該遅延はＰＬＬの出力の半周期のＭ倍に
等しい。図４を参照すると、遅延された周波数基準１０
４は周波数基準１００と同じであるが時間的に遅延して
いることが好ましい。
【００１７】再び図２を参照すると、第１の遅延部１４
の出力は第１のサンプラ２４へのクロックとして作用す
る。第１のサンプラ２４はその入力としてＰＬＬからア
ップポンプ２６を受け入れる。好ましくは、第１のサン
プラ２４はＰＬＬからのアップポンプ２６をその入力と
して有するＤ型フリップフロップから構成される。従っ
て、第１のサンプラ２４が前記遅延された周波数基準１
６でクロッキングされると、第１のサンプラ２４の出力
は、アップポンプ２６が第１のサンプラ２４がクロッキ
ングされた時に論理ハイである場合に、論理ハイにセッ
トされる。逆に、第１のサンプラ２４はアップポンプ２
６が第１のサンプラ２４がクロッキングされた時に論理
ローである場合に論理ローにセットされる。
【００１８】第１のサンプラ２４の出力はロック指示器
３６への入力として作用する。ロック指示器３６は、そ
の出力がロック指示信号３８として作用するＮＯＲゲー
ト５２を備えることが好ましい。ＮＯＲゲート５２がそ
の唯一の入力として前記第１のサンプラ２４の出力を有
する場合は、それは単にインバータとして作用する。従
って、第１の実施形態の単一入力構成では、ロック指示
信号３８は第１のサンプラ２４の出力がアクティブロー
になった時にアクティブハイになる。
【００１９】動作においては、従って、周波数ロック指
示器１０の第１の実施形態は第１の遅延部１４、第１の
サンプラ２４、およびロック指示器３６のみを含みかつ
接続されたＰＬＬの出力周波数がＰＬＬのロック周波数
に到達するかまたはＰＬＬのロック周波数より高くなっ
た場合にロック指示信号３８を提供する。しかしなが
ら、ＰＬＬの出力周波数がＰＬＬロック周波数より低い
場合、ＰＬＬは前記遅延より長くアップポンプを発生
し、かつロック指示器３６はロック指示信号３８を提供
しない。しかしながら、第１の実施形態はＰＬＬ出力が
所望の周波数より高くなった場合にもアクティブなロッ
ク指示信号３８を提供する。従って、第１の実施形態は
所望の周波数に到達した場合または所望の周波数を超過
した場合にロック指示を提供する。
【００２０】周波数ロック指示器１０の第２の実施形態
は第１の遅延部１４、第１のサンプラ２４、およびロッ
ク指示器３６を含み、かつまた第２の遅延部２０および
第２のサンプラ２８を含む。第１の遅延部１４および第
１のサンプラ２４は前に述べたものと同じ機能を行う。
【００２１】第２の遅延部２０は、好ましくはＤ型フリ
ップフロップ４２を備え、かつまた第１の遅延部１４を
クロッキングする前記ＰＬＬ出力の関数によってクロッ
キングされる。従って、第２の遅延部２０はフィードバ
ック信号１８のローからハイへの遷移の後にそれがクロ
ッキングされる最初の時にローからハイへの遷移を生じ
る。動作においては、次に、第２の遅延部２０の出力は
遅延されたフィードバック信号１８であり、該遅延はＰ
ＬＬの出力の周期のＭ倍に等しい。図４を参照すると、
遅延されたフィードバック信号１０６は好ましくはフィ
ードバック信号１０２と同じであるが時間的に遅延され
ている。
【００２２】再び図２を参照すると、第２の遅延部２０
の出力は第２のサンプラ２８へのクロックとして作用す
る。第２のサンプラ２８はその入力としてＰＬＬからの
ダウンポンプ３０を受信する。好ましくは、第２のサン
プラ２８はＰＬＬからのダウンポンプ信号３０をその入
力として有するＤ型フリップフロップから構成される。
従って、第２のサンプラ２８が遅延されたフィードバッ
ク信号２２によりクロッキングされることによって、第
２のサンプラ２８の出力は第２のサンプラ２８がクロッ
キングされる時に前記ダウンポンプ信号２６が論理ハイ
である場合に論理ハイにセットされる。逆に、第２のサ
ンプラ２８の出力は第２のサンプラ２８がクロッキング
される時にダウンポンプ信号３０が論理ローである場合
に論理ローにセットされる。
【００２３】第２のサンプラ２８の出力はまたロック指
示器３６に入力される。従って、第２の実施例では、ロ
ック指示信号３８は第１のサンプラ２４および第２のサ
ンプラ２８の両方の出力がアクティブローになった時に
のみアクティブハイになる。本発明の第２の実施形態は
ＰＬＬが定常状態で動作している場合にのみアクティブ
なロック指示信号３８を提供し、その場合アップポンプ
２６は第１のサンプラ２４がクロッキングされる時に論
理ローでありかつダウンポンプ３０は第２のサンプラ２
８がクロッキングされる時に論理ローである。
【００２４】図２および図４の双方を参照して、本発明
の第２の実施形態の動作を説明する。非同期状態または
アンロック状態１１２では、周波数基準１００およびフ
ィードバック１０２は周波数ロックしておらずかつ位相
ロックもしていない。従って、アップポンプ１０８はダ
ウンポンプ信号１１０がアクティブハイになる前の期間
にわたりアクティブハイになり、両方をアクティブロー
にドライブする。遅延された周波数基準１０４はそのロ
ーからハイへの遷移に際して第１のサンプラ２４をクロ
ッキングする。その時点で、アップポンプ１０８はアク
ティブハイでありかつ第１のサンプラ２４の出力はハイ
である。遅延された周波数基準１０４はそのローからハ
イへの遷移に際して第２のサンプラ２８をクロッキング
する。その時点で、ダウンポンプ信号はローである。従
って、第２のサンプラ２８の出力はローである。しかし
ながら、第１のサンプラ２４の出力はハイであるから、
ロック指示信号３８はローであり、「ロックされていな
い」状態を通知する。
【００２５】同期状態またはロック状態１１４の間は、
周波数基準１００およびフィードバック１０２は周波数
および位相ロックしており、同じ周波数であるが互いに
やや遅延している。アップポンプ１０８は周波数基準１
００のローからハイへの遷移に応じてアクティブハイに
なり、一方ダウンポンプ信号１００はフィードバック信
号１０２のローからハイへの遷移に応じてアクティブハ
イになる。定常状態の動作では、アップポンプ信号１０
８が始めにアクティブハイになり、ダウンポンプ信号１
１０が次にハイになり、かつ次に両方がローになる。遅
延された周波数基準１０４がローからハイに遷移した
時、アップポンプ信号１０８はすでにローである。さら
に、遅延されたフィードバック信号１０６がローからハ
イに遷移した時、ダウンポンプ信号１１０はすでにアク
ティブローである。その結果、第１のサンプラ２４およ
び第２のサンプラ２８の双方の出力はローであり、すな
わち、それらは実質的に整合し、かつロック指示信号３
８はアクティブである。
【００２６】再び図２を参照すると、本発明の第３の実
施形態に係わる周波数ロック指示器１０は前記第１およ
び第２の実施形態のすべての要素を含みかつまた第３の
サンプラ３２および第４のサンプラ３４を含む。周波数
ロック指示器１０が第３のサンプラ３２および第４のサ
ンプラ３４を含む場合、周波数ロック指示器１０はまた
第１の周波数分周器４１および第２の周波数分周器４３
を含む。第１の周波数分周器４１は周波数基準１２のロ
ーからハイへの遷移に応じてその出力に論理ハイおよび
論理ローの信号を交互に提供することによって周波数基
準１２の周波数の半分で単一均一なデューティサイクル
の出力信号を生成する。数多くの周波数基準信号がそれ
らのローからハイへの遷移のエッジに関してのみ一定の
周波数のものであるから、周波数基準１２は第１の遅延
部１４がＰＬＬ出力の関数（ｆｕｎｃｔｉｏｎ）または
機能によってクロッキングされる前に、ローからハイ
に、かつ再びローに遷移することができる。従って、第
１の周波数分周器４１は、周波数基準１２の１つおきの
ローからハイへの遷移により５０％のデューティサイク
ルを有するクロックの一部として遅延された周波数基準
１６のローからハイへの遷移が確実に生じるようにす
る。
【００２７】周波数基準１２は２で分周されているか
ら、遅延された周波数基準１６は周波数基準１２の１つ
おきのクロックに応じてのみローからハイに遷移する。
しかしながら、遅延された周波数基準１６は周波数基準
１２の別の（ａｌｔｅｒｎａｔｉｎｇ）ローからハイへ
の遷移に応じてハイからローに遷移する。従って、第３
のサンプラ３２が遅延された周波数基準１６のハイから
ローへの遷移に応じてアップポンプの値をラッチするた
めに含まれている。インバータ４５は第３のサンプラ３
２へのクロックとして反転された遅延周波数基準１６を
提供する。従って、アップポンプが周波数基準１２の中
間のローからハイへの遷移に際してアクティブハイであ
る場合は、第３のサンプラ３２はアップポンプをラッチ
して周波数ロック指示信号３８を禁止する。
【００２８】第２の周波数分周器４３は同様に前記フィ
ードバック信号１８を２で分周し、それによって遅延さ
れたフィードバック信号２２が前記遅延された周波数基
準１６と一致した状態に留まらせる。従って、前記第４
のサンプラ３４が同様に遅延された周波数基準１６のハ
イからローへの遷移に応じてダウンポンプの値をラッチ
するために含まれている。インバータ４９は第４のサン
プラ３４へのクロックとして反転された遅延フィードバ
ック信号２２を提供する。従って、ダウンポンプ３０が
前記フィードバック信号１８のローからハイへの中間の
遷移に応じてアクティブハイになった時、第４のサンプ
ラ３４はダウンポンプをラッチして周波数ロック指示信
号３８を禁止する。
【００２９】４つすべてのサンプラ２４，２８，３２お
よび３４の出力はロック指示器３６に関連するＮＯＲゲ
ート５２への入力として作用する。第１のサンプラ２４
は前記周波数基準１２およびフィードバック信号１８が
同期していない時に第１のアップポンプサンプル（ラン
ダムなハイおよびローの信号）を生成し、かつ前記周波
数基準１２およびフィードバック信号１８が同期してい
る場合に第２のアップポンプサンプル（すべてローの信
号）を生成することに注目すべきである。また、前記第
３のサンプラ３２は前記周波数基準１２およびフィード
バック信号１８が同期していない時に逆の（ｉｎｖｅｒ
ｓｅ）第１アップポンプサンプル（ランダムなハイおよ
びローの信号）を生成し、かつ前記周波数基準１２およ
びフィードバック信号１８が同期している場合に逆の第
２アップポンプサンプル（すべてローの信号）を生成す
ることに注意を要する。前記第２のおよび第４のサンプ
ラ２８，４３は前記サンプルされたダウンポンプ信号３
０に対して同じ信号サンプルを生成する。従って、４つ
すべてのサンプラ２４，２８，３２および３４の出力が
論理ローである場合、すなわち、それらが実質的に整合
する場合にのみ、ロック指示器３６はロック指示信号３
８を提供する。このモードでサンプラを使用することに
より、周波数および位相ロック回路は従来技術の回路に
おける容量を必要とせず、ＰＬＬの動作周波数に依存せ
ずに信頼性あるロック指示を生成することができ、かつ
集積回路上に容易に実施することができる。
【００３０】動作においては、本発明の周波数ロック指
示器１０の第３の実施形態は前記周波数基準１２および
前記フィードバック信号１８の周波数の分周を除き第２
の実施形態と同様に動作する。第３の実施形態の動作は
図４に示されるロック状態１１４に従ってのみロック指
示信号３８を発生するが、それは前記周波数基準１２に
関してデューティサイクルの考慮の必要性を除去すると
いう重要な利点を与える。従って、周波数ロック指示器
１０の第３の実施形態は前記第１または第２の実施形態
のものより信頼性あるロック指示信号３８を提供する。
【００３１】当業者は容易に理解するように、本発明の
周波数ロック指示器１０の他の実施形態は第１の２４、
第２の２８、第３の３２、および第４の３４のサンプ
ラ、ならびに第１の１４、第２の２０の遅延部の異なる
組み合わせを含むことができる。これら異なる実施形態
は特定の用途に適用できる利点を与える。
【００３２】図３は、本発明の好ましい実施形態に係わ
る位相ロック検出器、または指示器、７０を示す。該位
相ロック指示器７０はカウンタ７２、ＡＮＤゲート７
４、および周波数分周器８２を具備する。カウンタ７２
は好ましくはＮの縦続接続されたＤ型フリップフロップ
（７６，７８，…，８０）を具備し、各前段のフリップ
フロップが次の引き続くフリップフロップへの入力とし
て作用するよう構成されている。ロック指示信号３８は
縦続接続されたフリップフロップの最初のものへの入力
として作用する。前記周波数基準１２は周波数分周器８
２へ入力し、該周波数分周器８２はクロック信号をＮ個
のフリップフロップに提供する。Ｎ個のＤ型フリップフ
ロップの出力のおのおのはＡＮＤゲート７４への入力と
して作用する。ＡＮＤゲート７４の出力は位相ロック指
示信号８４を提供する。
【００３３】動作においては、Ｄ型フリップフロップ
（７６，７８，…，８０）のおのおのはクロッキングさ
れた時にその入力における値をラッチする。Ｄ型フリッ
プフロップは縦続接続されているから、フリップフロッ
プ７６への入力におけるいずれの論理ローの信号もＮク
ロックサイクルの間カウンタ７２を通って「伝搬する」
ことになる。さらに、前記ＡＮＤゲートはおのおののＤ
型フリップフロップの出力（７６，７８，…，８０）が
論理ハイである場合にのみ位相ロック指示信号８４を生
成する。従って、ロック指示信号８４が発生されるため
には、前記周波数ロック指示信号３８がカウンタ７２の
Ｎクロックの間論理ハイでなければならない。好ましい
実施形態では、周波数分周器８２はＮのクロック周期が
位相ロック指示信号８４の指示に応じて位相ロック状態
を保証するのに十分な余裕（ｍａｒｇｉｎ）を提供する
ように前記周波数基準１２を分周する。
【００３４】図５は、周波数ロック指示を生成するため
の本発明の方法を示す。ステップ１２０において、位相
同期ループ（ＰＬＬ）の周波数基準１２は所定の遅延時
間の間遅延されて遅延された周波数基準１６を生成す
る。ステップ１２２において、ＰＬＬのフィードバック
基準、または信号、１８は所定の遅延時間だけ遅延され
て遅延されたフィードバック信号を生成する。ステップ
１２４において、ＰＬＬのアップポンプ２６が前記遅延
された周波数基準１６のレートでサンプルされる。前記
アップポンプ信号２６は遅延された周波数基準の第１の
エッジ（例えば、立上りエッジ）、前記遅延された周波
数基準の第２のエッジ（例えば、立下りエッジ）、また
は前記第１および第２のエッジの双方においてサンプル
することができる。アップポンプ信号２６がサンプルさ
れるに応じて、前記周波数基準および前記フィードバッ
ク信号が同期していない時は前記第１のエッジにおける
サンプリングによって第１のアップポンプ信号サンプル
が生成され、かつ前記第２のエッジにおけるサンプリン
グによって逆の（ｉｎｖｅｒｓｅ）第１のアップポンプ
信号サンプルが生成される。これらの信号サンプルはＰ
ＬＬが定常状態に到達しようとする時にローからハイお
よびハイからローに遷移することになる。いったん定常
状態に入ると、前記第１および第２のエッジにおけるア
ップポンプ信号のサンプリングによって、連続的なロー
レベルである、第２のアップポンプ信号サンプルおよび
逆のアップポンプ信号サンプルが生成される。
【００３５】ステップ１２６において、ＰＬＬのダウン
ポンプ３０は前記遅延されたフィードバック信号２２の
レートで第１のエッジ、第２のエッジ、または両方のエ
ッジでサンプルされる。アップポンプ信号と同様に、前
記周波数基準および前記フィードバック信号が同期して
いない場合は第１のダウンポンプ信号サンプルおよび逆
の第１のダウンポンプ信号サンプルが生成され、かつ前
記周波数基準および前記フィードバック信号が同期して
いる場合は第２のダウンポンプ信号サンプルおよび逆の
第２のダウンポンプ信号サンプルが生成される。判断ス
テップ１２８において、サンプルされたアップポンプ信
号がサンプルされたダウンポンプ信号と比較される。も
しこれらのサンプルが等しくなければ、すなわち、第１
のアップおよびダウンポンプ信号サンプルが生成されて
いれば、ステップ１２９が行われ周波数ロックが得られ
ずまたは指示されず、本方法はステップ１２０に戻る。
もし、判断ステップ１２８において、前記サンプルが等
しければ、すなわち、第２のアップおよびダウンポンプ
信号サンプルが生成されていれば、本方法はステップ１
３０に移り、そこで周波数ロックが指示される。
【００３６】図６は、周波数ロック指示を生成するため
の本発明の第２の方法を示す。ステップ１３２におい
て、本方法はフィードバック信号１８を所定の遅延時間
だけ遅延させることによって遅延されたフィードバック
信号２２を生成する。該所定の遅延時間は任意の所望の
値に設定することができ、例えば、前記所定の遅延時間
は第１の遅延部１４の伝搬遅延時間とすることができ
る。ステップ１３４において、ダウンポンプ信号３０が
図５のステップ１２６において前に述べたのと同様にし
てサンプルされる。ステップ１３６において、ダウンポ
ンプサンプルの持続時間がステップ１３２において生成
された遅延の持続時間、すなわち、所定の遅延時間、と
比較される。もしダウンポンプ信号サンプルの持続時間
が前記遅延の持続時間より長ければ、ステップ１３７が
次に実行されて周波数ロックが獲得されなかったことに
なる。ステップ１３７の実行の後、本方法はステップ１
３２に戻る。この比較を説明するために、フィードバッ
ク信号１０２と遅延されたフィードバック信号１０６を
示す図４を参照されたい。図示のごとく、ダウンポンプ
信号が遅延されたフィードバック信号の立上りエッジに
おいてハイである場合、ＰＬＬはアンロック状態１１２
にある。
【００３７】図６の説明に戻ると、もし前記遅延の持続
時間がダウンポンプサンプルの持続時間より長ければ、
ステップ１３８が次に実行されて周波数ロックが指示さ
れる。実行ステップ１３８の後に、本方法はステップ１
３２に戻る。このステップを説明するために、再び図４
を参照すると、ロック状態１１４においては、ダウンポ
ンプ信号は遅延されたフィードバック信号１０６の立上
りエッジに際してローとなっている。
【００３８】図７は、周波数ロック指示を生成するため
の本発明の他の方法を示す。ステップ１４０において、
本方法は前記周波数基準を所定の遅延時間だけ遅延させ
ることにより遅延された周波数基準１６を生成する段階
を含む。ステップ１４２において、前記アップポンプ信
号２６が図５のステップ１２４で説明したようにサンプ
ルされる。判断ステップ１４４において、アップポンプ
サンプルの持続時間がステップ１４０において発生され
た遅延の持続時間と比較される。判断ステップ１４４に
おいて、もし前記アップポンプサンプルの持続時間が前
記遅延の持続時間より長ければ、ステップ１４５が次に
実行され周波数ロックが獲得されなかったことになる。
ステップ１４５の実行の後、本方法はステップ１４０に
戻る。しかしながら、もし判断ステップ１３６におい
て、前記遅延の持続時間がアップポンプサンプルの持続
時間より長ければ、ステップ１４６が次に実行され周波
数ロックが指示される。ステップ１４６の実行後、本方
法はステップ１４０に戻る。
【００３９】図８は、位相ロック指示を生成するための
本発明の方法を示す。判断ステップ１４８において、前
記周波数ロック指示３８がアクティブであるか否かが判
定される。もし前記周波数ロック指示がアクティブでな
ければ、ステップ１５０において、カウンタ７２がゼロ
にセットされ、ステップ１５１において位相ロックが得
られなかったことが指示される。しかしながら、もし判
断ステップ１４８において、前記周波数ロック指示がア
クティブであれば、本方法はステップ１５２に進む。ス
テップ１５２において、カウンタ７２が１だけ増分され
る。本方法は次に判断ステップ１５４に進み、そこで新
しく増分されたカウント値が前記値Ｎと比較される。も
し前記カウント値がＮに等しくなければ、本方法はステ
ップ１４８に戻る。しかしながら、もし前記カウント値
がＮに等しければ、本方法はステップ１５６において位
相ロックを指示し、ステップ１５８においてカウントを
（Ｎ−１）にセットしかつ次にステップ１４８に戻る。
従って、周波数ロック指示信号３８が前の（Ｎ−１）ク
ロックサイクルの間アクティブハイであれば、かつ現在
のクロックサイクルの間アクティブに留まっていれば、
位相ロック指示信号８４が再び生成される。
【００４０】
【発明の効果】本発明は位相同期ループ（ＰＬＬ）回路
の周波数ロックおよび位相ロック状態を指示するための
装置および方法を提供する。これは、それぞれ、周波数
基準およびフィードバック基準のレートでアップポンプ
信号およびダウンポンプ信号をサンプリングすることに
よって達成できる。これらの信号をこのようにサンプリ
ングすることにより、周波数および位相ロック指示回路
はＰＬＬの動作周波数に独立に動作することができ、か
つより低い周波数の用途に対しても大きな容量の必要性
なしに動作することができる。
【００４１】上に述べた好ましい実施形態は本発明の原
理を説明することを意図しており、本発明の範囲を限定
することを意図しているものではない。添付の特許請求
の範囲から離れることなく当業者によりこれらの好まし
い実施形態に対して種々の他の実施形態および変更を行
うことが可能である。
【図面の簡単な説明】
【図１】従来技術の位相同期ループ回路および関連する
周波数ロック指示器を示すブロック回路図である。
【図２】本発明に係わる周波数ロック指示器の１実施形
態を示すブロック回路図である。
【図３】本発明に係わる位相ロック指示器の１実施形態
を示すブロック回路図である。
【図４】図２の周波数ロック指示器の動作の間に変化す
る信号を示すタイミング図である。
【図５】本発明に係わる周波数ロック指示を発生する方
法を詳細に示す論理図である。
【図６】本発明に係わる周波数ロック指示を発生するた
めの方法のステップを詳細に示す論理図である。
【図７】本発明に係わる周波数ロック指示を発生するた
めの方法のステップを詳細に示す論理図である。
【図８】本発明に係わる位相ロック指示を発生するため
の方法のステップを詳細に示す論理図である。
【符号の説明】
１０ 周波数ロック指示器 １４ 第１の遅延部 ２０ 第２の遅延部 ２４ 第１のサンプラ ２８ 第２のサンプラ ３２ 第３のサンプラ ３４ 第４のサンプラ ３６ ロック指示器 ４１ 第１の周波数分周器 ４３ 第２の周波数分周器 ４５，４９ インバータ ５２ ＮＯＲゲート ７０ 位相ロック指示器 ７２ カウンタ ７４ ＡＮＤゲート ７６，７８，…，８０ Ｄ型フリップフロップ ８２ 周波数分周器

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 位相同期ループにおいて使用する周波数
    検出回路（１０）であって、 （ａ）前記位相同期ループの周波数基準（１２）を受け
    入れて遅延された周波数基準（１６）を生成する第１の
    遅延部（１４）、 （ｂ）前記位相同期ループのフィードバック信号を受け
    入れて遅延されたフィードバック信号を生成する第２の
    遅延部（２０）、 （ｃ）前記位相同期ループのアップポンプ信号（２６）
    を前記遅延された周波数基準（１６）のレートでサンプ
    ルしてアップポンプ信号サンプルを生成する第１のサン
    プラ（２４）、 （ｄ）前記位相同期ループのダウンポンプ信号（３０）
    を前記遅延されたフィードバック信号のレートでサンプ
    ルしてダウンポンプ信号サンプルを生成する第２のサン
    プラ（２８）、そして、 （ｅ）前記アップポンプ信号サンプルが実質的に前記ダ
    ウンポンプ信号サンプルと整合した時周波数ロック指示
    信号（３８）を生成する周波数ロック指示器（３６）、 を具備することを特徴とする位相同期ループにおいて使
    用する周波数検出回路（１０）。
  2. 【請求項２】 位相同期ループにおいて使用する周波数
    検出回路（１０）であって、 （ａ）前記位相同期ループの周波数基準（１２）を所定
    の遅延時間だけ遅延させて遅延された周波数基準（１
    ６）を生成する遅延要素（１４）、 （ｂ）前記位相同期ループのアップポンプ信号（２６）
    を前記遅延された周波数基準（１６）のレートでかつ前
    記遅延された周波数基準（１６）の第１のエッジでサン
    プルし前記アップポンプ信号（２６）の持続時間が前記
    所定の遅延時間の持続時間より大きい場合に第１のアッ
    プポンプ信号サンプルを生成し、かつ前記アップポンプ
    信号（２６）の持続時間が前記所定の遅延時間の持続時
    間より小さい場合に第２のアップポンプ信号サンプルを
    生成するサンプラ（２４）、そして （ｃ）前記サンプラ（２４）が前記第２のアップポンプ
    信号サンプルを生成した時周波数ロック指示信号を生成
    するロック指示器（３６）、 を具備することを特徴とする位相同期ループにおいて使
    用する周波数検出回路（１０）。
  3. 【請求項３】 位相同期ループにおいて使用する周波数
    検出回路（１０）であって、 （ａ）前記位相同期ループのフィードバック基準を所定
    の遅延量だけ遅延させて遅延されたフィードバック信号
    を生成する遅延要素（１４）、 （ｂ）前記位相同期ループのダウンポンプ信号（３０）
    を前記遅延されたフィードバック信号のレートでかつ前
    記遅延されたフィードバック信号の第１のエッジでサン
    プルし、前記ダウンポンプ信号の持続時間が前記所定の
    遅延時間の持続時間より大きい場合に第１のダウンポン
    プ信号サンプルを生成し、かつ前記アップポンプ信号
    （２６）の持続時間が前記所定の遅延時間の持続時間よ
    り小さい場合に第２のダウンポンプ信号サンプルを生成
    するサンプラ（３４）、そして （ｃ）前記サンプラ（３４）が前記第２のダウンポンプ
    信号サンプルを生成した時周波数ロック指示信号を生成
    するロック指示器（３６）、 を具備することを特徴とする位相同期ループにおいて使
    用する周波数検出回路（１０）。
  4. 【請求項４】 位相同期ループ回路の周波数ロック状態
    を検出する方法であって、 （ａ）前記位相同期ループの周波数基準（１２）を所定
    の遅延時間だけ遅延させて遅延された周波数基準（１
    ６）を生成する段階、 （ｂ）前記位相同期ループ回路のアップポンプ信号（２
    ６）を前記遅延された周波数基準（１６）のレートでサ
    ンプリングし、前記アップポンプ信号（２６）の持続時
    間が前記所定の遅延時間の持続時間より大きい場合に第
    １のアップポンプ信号サンプルを生成し、かつ前記アッ
    プポンプ信号（２６）の持続時間が前記所定の遅延時間
    の持続時間より小さい場合に第２のアップポンプ信号サ
    ンプルを生成する段階、そして （ｃ）前記第２のアップポンプ信号サンプルが生成され
    た時周波数ロック指示信号を生成する段階、 を具備することを特徴とする位相同期ループ回路の周波
    数ロック状態を検出する方法。
  5. 【請求項５】 位相同期ループ回路の周波数ロック状態
    を検出する方法であって、 （ａ）前記位相同期ループのフィードバック信号を所定
    の遅延時間だけ遅延させて遅延されたフィードバック信
    号（２２）を生成する段階、 （ｂ）前記位相同期ループ回路のダウンポンプ信号（３
    ０）を前記遅延されたフィードバック信号（２２）のレ
    ートでサンプリングし、前記ダウンポンプ信号の持続時
    間が前記所定の遅延時間の持続時間より大きい場合に第
    １のダウンポンプ信号サンプルを生成し、かつ前記ダウ
    ンポンプ信号（３０）の持続時間が前記所定の遅延時間
    の持続時間より小さい場合に第２のダウンポンプ信号サ
    ンプルを生成する段階、そして （ｃ）前記第２のダウンポンプ信号サンプルが生成され
    た時周波数ロック指示信号（３８）を生成する段階、 を具備することを特徴とする位相同期ループ回路の周波
    数ロック状態を検出する方法。
JP32514295A 1994-12-05 1995-11-20 位相同期ループにおいて使用する周波数検出回路のための方法および装置 Expired - Fee Related JP3805820B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/349,586 1994-12-05
US08/349,586 US5530383A (en) 1994-12-05 1994-12-05 Method and apparatus for a frequency detection circuit for use in a phase locked loop

Publications (2)

Publication Number Publication Date
JPH08237120A true JPH08237120A (ja) 1996-09-13
JP3805820B2 JP3805820B2 (ja) 2006-08-09

Family

ID=23373060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32514295A Expired - Fee Related JP3805820B2 (ja) 1994-12-05 1995-11-20 位相同期ループにおいて使用する周波数検出回路のための方法および装置

Country Status (3)

Country Link
US (1) US5530383A (ja)
EP (1) EP0716511A1 (ja)
JP (1) JP3805820B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474988B1 (ko) * 1997-07-15 2005-06-07 삼성전자주식회사 노이즈 제거 기능을 갖는 디지탈 위상 동기 루프 및 노이즈제거방법

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784122A (en) * 1995-06-21 1998-07-21 Sony Corporation Chroma lock detector
US6002274A (en) * 1995-09-29 1999-12-14 Dallas Semiconductor Oversampled state machine for jitter tolerant pulse detection
US5656977A (en) * 1996-01-05 1997-08-12 International Business Machines Corporation Frequency-lock indicator circuit with frequency-only detection
US5719508A (en) * 1996-02-01 1998-02-17 Northern Telecom, Ltd. Loss of lock detector for master timing generator
US5909130A (en) * 1996-04-30 1999-06-01 Lucent Technologies Inc. Digital lock detector for phase-locked loop
JP3467975B2 (ja) * 1996-06-27 2003-11-17 安藤電気株式会社 位相検出回路
US6100765A (en) * 1998-01-09 2000-08-08 Micron Technology, Inc. Digital clock recovery loop
US5774022A (en) * 1996-08-29 1998-06-30 Micron Communications, Inc. Digital clock recovery loop
JP3481065B2 (ja) * 1997-01-17 2003-12-22 富士通株式会社 位相比較回路および半導体集積回路
US5969576A (en) * 1997-12-22 1999-10-19 Philips Electronics North America Corporation Phase locked loop lock condition detector
US6064235A (en) * 1998-03-18 2000-05-16 International Business Machines Corporation Shared path phase detector
US6211742B1 (en) * 1998-11-04 2001-04-03 Broadcom Corporation Lock detector for phase locked loops
FR2793091B1 (fr) * 1999-04-30 2001-06-08 France Telecom Dispositif d'asservissement de frequence
US6265902B1 (en) * 1999-11-02 2001-07-24 Ericsson Inc. Slip-detecting phase detector and method for improving phase-lock loop lock time
US6320469B1 (en) * 2000-02-15 2001-11-20 Agere Systems Guardian Corp. Lock detector for phase-locked loop
US6674309B1 (en) * 2002-11-12 2004-01-06 Analog Devices, Inc. Differential time sampling circuit
JP3926368B2 (ja) * 2002-12-11 2007-06-06 富士通株式会社 位相誤同期検出回路
US7009894B2 (en) * 2004-02-19 2006-03-07 Intel Corporation Dynamically activated memory controller data termination
US7424082B2 (en) * 2004-08-11 2008-09-09 Micron Technology, Inc. Digital lock detector for PLL
US7015725B1 (en) * 2004-12-06 2006-03-21 Faraday Technology Corp. Delay-locked loop device capable of anti-false-locking
KR100682830B1 (ko) * 2005-08-10 2007-02-15 삼성전자주식회사 락 검출기 및 이를 구비하는 지연 동기 루프
JP2007235680A (ja) * 2006-03-02 2007-09-13 Rohm Co Ltd レジスタ回路、半導体装置、電気機器
US7592847B2 (en) * 2007-03-22 2009-09-22 Mediatek Inc. Phase frequency detector and phase-locked loop
KR101020513B1 (ko) * 2008-09-04 2011-03-09 한국전자통신연구원 락 검출 회로 및 락 검출 방법
TWI347752B (en) * 2009-04-30 2011-08-21 Nat Chip Implementation Ct Nat Applied Res Lab Edge-missing detector structure
EP2633620B1 (en) * 2010-10-26 2018-02-28 Marvell World Trade Ltd. Pll dual edge lock detector
KR20140040328A (ko) 2012-09-25 2014-04-03 한국전자통신연구원 락 검출기 및 이를 포함하는 클럭 발생기
CN103762976B (zh) * 2014-01-15 2016-09-07 四川和芯微电子股份有限公司 Cdr锁定检测电路
US9252788B1 (en) 2014-09-11 2016-02-02 International Business Machines Corporation Phase error detection in phase lock loop and delay lock loop devices
TWI620415B (zh) * 2016-07-11 2018-04-01 創意電子股份有限公司 失鎖偵測裝置、失鎖偵測方法及時脈資料回復電路
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10725777B2 (en) 2016-12-06 2020-07-28 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10141942B1 (en) * 2017-12-21 2018-11-27 Micron Technology, Inc. Apparatuses and methods for providing frequency divided clocks
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11271572B2 (en) 2020-04-29 2022-03-08 Analog Devices International Unlimited Company Self-tuning phase-locked loop (PLL) circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128811A (en) * 1977-07-05 1978-12-05 General Electric Company Frequency indicating circuit
US4267514A (en) * 1979-02-16 1981-05-12 The United States Of America As Represented By The Secretary Of The Air Force Digital phase-frequency detector
JPS6047515A (ja) * 1983-08-26 1985-03-14 Victor Co Of Japan Ltd 同期引込判別回路
JPS61216524A (ja) * 1985-03-22 1986-09-26 Hitachi Ltd 位相同期検出回路
US4801896A (en) * 1987-07-01 1989-01-31 Rockwell International Corporation Circuit providing improved lock-in for a phase-locked loop
FR2618958B1 (fr) * 1987-07-29 1995-04-21 Radiotechnique Compelec Synthetiseur de frequences presentant un dispositif indicateur d'accord
JP2828286B2 (ja) * 1989-11-16 1998-11-25 富士通株式会社 Ｐｌｌのロック検出回路
US5126690A (en) * 1991-08-08 1992-06-30 International Business Machines Corporation Phase locked loop lock detector including loss of lock and gain of lock detectors
US5483558A (en) * 1994-08-08 1996-01-09 Motorola Inc. Method and apparatus for detecting phase or frequency lock

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474988B1 (ko) * 1997-07-15 2005-06-07 삼성전자주식회사 노이즈 제거 기능을 갖는 디지탈 위상 동기 루프 및 노이즈제거방법

Also Published As

Publication number Publication date
EP0716511A1 (en) 1996-06-12
JP3805820B2 (ja) 2006-08-09
US5530383A (en) 1996-06-25

Similar Documents

Publication Publication Date Title
JP3805820B2 (ja) 位相同期ループにおいて使用する周波数検出回路のための方法および装置
JP3098027B2 (ja) 位相ロック回路及び該位相ロック回路より成る周波数逓倍器
US5103192A (en) Phase-difference detecting circuit and method of reducing power consumption in a pll system
KR100549868B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
KR100303897B1 (ko) 저-전력지터-보상위상동기루프및상기루프에서전력을줄임과동시에낮은지터를유지하는방법
EP0304791B1 (en) Phase-locked loop having elongated time for charge and discharge
US6765444B2 (en) Cross clocked lock detector circuit for phase locked loop
US6628171B1 (en) Method, architecture and circuit for controlling and/or operating an oscillator
US6441667B1 (en) Multiphase clock generator
US10819355B1 (en) Phase to digital converter
US6066988A (en) Phase locked loop circuit with high stability having a reset signal generating circuit
US6834093B1 (en) Frequency comparator circuit
US7332945B2 (en) Divider having dual modulus pre-scaler and an associated method
JP2002026728A (ja) Ｐｌｌ回路のモード制御回路及び半導体装置
US9374038B2 (en) Phase frequency detector circuit
KR100630342B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
US6271702B1 (en) Clock circuit for generating a delay
JP3523362B2 (ja) クロック回路及びこれを用いたプロセッサ
KR20080077515A (ko) 위상 록킹 검출 방법 및 이를 수행하기 위한 위상 고정루프 회로
JP2011009965A (ja) Ｐｌｌ回路
JP3561657B2 (ja) 可変分周装置
JP2000278120A (ja) ミスロック防止機能を有するｄｌｌ回路
JPH0250655B2 (ja)

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060511

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees