JP2828286B2 - Ｐｌｌのロック検出回路 - Google Patents
Ｐｌｌのロック検出回路Info
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Description
【発明の詳細な説明】 〔概要〕 PLLシンセサイザ回路におけるロック検出回路に関
し、 位相比較器の出力信号のパルス幅が基準信号より大き
くなった場合に限り確実にアンロック信号を出力するこ
とを目的とし、 基準分周器と比較分周器との出力信号を位相比較器に
入力して該位相比較器から両出力信号の位相差に基づい
てパルス幅が増減する位相差信号を出力させ、該位相差
信号のパルス幅が基準分周器の出力信号のパルス幅を越
えた場合にはアンロック信号を、越えない場合にはロッ
ク信号を出力させるPLLのロック検出回路であって、位
相比較器の出力信号を第一のＤフリップフロップ回路と
AND回路の一方の入力端子に入力し、該第一のＤフリッ
プフロップ回路の出力信号を該AND回路の他方の入力端
子に入力し、該AND回路の出力信号を第二のＤフリップ
フロップ回路に入力し、該第二のＤフリップフロップ回
路の出力信号を第三のＤフリップフロップ回路を介して
出力させるとともに、前記第一及び第二のＤフリップフ
ロップ回路には基準分周器から同一の基準信号をクロッ
ク信号として入力し、第三のＤフリップフロップ回路に
は前記位相比較器の出力信号をインバータを介してクロ
ック信号として入力して構成する。
し、 位相比較器の出力信号のパルス幅が基準信号より大き
くなった場合に限り確実にアンロック信号を出力するこ
とを目的とし、 基準分周器と比較分周器との出力信号を位相比較器に
入力して該位相比較器から両出力信号の位相差に基づい
てパルス幅が増減する位相差信号を出力させ、該位相差
信号のパルス幅が基準分周器の出力信号のパルス幅を越
えた場合にはアンロック信号を、越えない場合にはロッ
ク信号を出力させるPLLのロック検出回路であって、位
相比較器の出力信号を第一のＤフリップフロップ回路と
AND回路の一方の入力端子に入力し、該第一のＤフリッ
プフロップ回路の出力信号を該AND回路の他方の入力端
子に入力し、該AND回路の出力信号を第二のＤフリップ
フロップ回路に入力し、該第二のＤフリップフロップ回
路の出力信号を第三のＤフリップフロップ回路を介して
出力させるとともに、前記第一及び第二のＤフリップフ
ロップ回路には基準分周器から同一の基準信号をクロッ
ク信号として入力し、第三のＤフリップフロップ回路に
は前記位相比較器の出力信号をインバータを介してクロ
ック信号として入力して構成する。
この発明はPLLシンセサイザ回路におけるロック検出
回路に関するものである。
回路に関するものである。
近年、PLLシンセサイザ回路を備えた通信機システム
では小型化及び無調整化を図るためにそのPLLシンセサ
イザ回路を構成するロック検出回路のデジタル回路化が
要請されている。
では小型化及び無調整化を図るためにそのPLLシンセサ
イザ回路を構成するロック検出回路のデジタル回路化が
要請されている。
PLLシンセサイザ回路の基本的構成を第４図に従って
説明すると、水晶発振回路１は水晶振動子の発振に基づ
く固有周波数の出力信号SG1を基準分周器２に出力し、
基準分周器２はその固有周波数の出力信号SG1を分周し
て適宜な周波数に変換した基準信号SG2を位相比較器３
に出力する。
説明すると、水晶発振回路１は水晶振動子の発振に基づ
く固有周波数の出力信号SG1を基準分周器２に出力し、
基準分周器２はその固有周波数の出力信号SG1を分周し
て適宜な周波数に変換した基準信号SG2を位相比較器３
に出力する。
位相比較器３は例えば第５図に示すような回路で構成
され、一方の入力端子Ti1には前記基準信号SG2が入力さ
れ、他方の入力端子Ti2には後記比較分周器の出力信号S
G3が入力される。そして、入力端子Ti1に基準分周器２
から第６図に示す基準信号SG2が入力され、入力端子Ti2
に入力信号SG3が入力されると、第６図に示すように両
入力信号SG2,SG3の位相差に基づく出力信号SG4,SG5がそ
れぞれ出力端子To1,To2から出力され、出力信号SG4は後
記ロック検出回路に出力されるとともに、出力信号SG5
はLPF（ローパスフィルタ）４に出力される。
され、一方の入力端子Ti1には前記基準信号SG2が入力さ
れ、他方の入力端子Ti2には後記比較分周器の出力信号S
G3が入力される。そして、入力端子Ti1に基準分周器２
から第６図に示す基準信号SG2が入力され、入力端子Ti2
に入力信号SG3が入力されると、第６図に示すように両
入力信号SG2,SG3の位相差に基づく出力信号SG4,SG5がそ
れぞれ出力端子To1,To2から出力され、出力信号SG4は後
記ロック検出回路に出力されるとともに、出力信号SG5
はLPF（ローパスフィルタ）４に出力される。
LPF4は位相比較器３の出力信号SG5を平滑して直流電
圧信号に変換した出力信号SG6をVCO（電圧制御発振器）
５に出力する。
圧信号に変換した出力信号SG6をVCO（電圧制御発振器）
５に出力する。
VCO5はLPF4の出力信号SG6の直流電圧値に基づいてそ
の発振周波数が変化し、その出力信号SG7を比較分周器
６に出力する。そして、比較分周器６はVCO5の出力信号
SG7を分周して前記位相比較器３に出力信号SG3として出
力する。
の発振周波数が変化し、その出力信号SG7を比較分周器
６に出力する。そして、比較分周器６はVCO5の出力信号
SG7を分周して前記位相比較器３に出力信号SG3として出
力する。
前記位相比較器３の出力端子To1に接続されるロック
検出回路をデジタル回路で構成した一例を第７図及び第
８図に従って説明すると、前記基準分周器２は多数の分
周器q1〜qn等を直列に接続して構成され、前記水晶発振
回路１の出力信号が初段の分周器q1に入力される。そし
て、各分周器q1〜qnはそれぞれ入力信号周波数を1/2に
分周して次段の分周器に出力する。従って、分周器qkか
ら第８図に示す出力信号SGqkが出力されるとすると、分
周器qk＋１から出力信号SGqk＋１が出力され、分周器qm
から出力信号SGqmが出力される。
検出回路をデジタル回路で構成した一例を第７図及び第
８図に従って説明すると、前記基準分周器２は多数の分
周器q1〜qn等を直列に接続して構成され、前記水晶発振
回路１の出力信号が初段の分周器q1に入力される。そし
て、各分周器q1〜qnはそれぞれ入力信号周波数を1/2に
分周して次段の分周器に出力する。従って、分周器qkか
ら第８図に示す出力信号SGqkが出力されるとすると、分
周器qk＋１から出力信号SGqk＋１が出力され、分周器qm
から出力信号SGqmが出力される。
前記位相比較器３の一方の入力端子Ti1には例えば分
周器qmの出力信号SGqmが基準信号SG2として入力され、
同位相比較器３からその基準信号SG2と比較分周器６の
出力信号SG3の位相差に基づく出力信号SG4が出力され
る。
周器qmの出力信号SGqmが基準信号SG2として入力され、
同位相比較器３からその基準信号SG2と比較分周器６の
出力信号SG3の位相差に基づく出力信号SG4が出力され
る。
位相比較器３の出力信号SG4はAND回路７の一方の入力
端子に出力され、他方の入力端子には分周器qk＋１の出
力信号SGqk＋１がインバータ８を介して出力される。従
って、AND回路７からは第８図に示すように位相比較器
３の出力信号SG4が分周器qk＋１の出力信号SGqk＋１の
パルス幅を越える場合にＨレベルとなる出力信号SG8が
Ｄフリップフロップ回路９に出力される。
端子に出力され、他方の入力端子には分周器qk＋１の出
力信号SGqk＋１がインバータ８を介して出力される。従
って、AND回路７からは第８図に示すように位相比較器
３の出力信号SG4が分周器qk＋１の出力信号SGqk＋１の
パルス幅を越える場合にＨレベルとなる出力信号SG8が
Ｄフリップフロップ回路９に出力される。
Ｄフリップフロップ回路９には分周器qkの出力信号SG
qkがクロック信号として入力され、そのクロック信号と
AND回路７の出力信号SG8とに基づいてＤフリップフロッ
プ回路９は出力信号SG9をRSフリップフロップ回路10に
出力する。すなわち、Ｄフリップフロップ回路９の出力
信号SG9はAND回路７の出力信号SG8がＨレベルのときに
分周器qkの出力信号SGqkが立ち下がると立ち上がり、同
出力信号SGqkの次の立ち下がりに基づいて立ち下がる。
qkがクロック信号として入力され、そのクロック信号と
AND回路７の出力信号SG8とに基づいてＤフリップフロッ
プ回路９は出力信号SG9をRSフリップフロップ回路10に
出力する。すなわち、Ｄフリップフロップ回路９の出力
信号SG9はAND回路７の出力信号SG8がＨレベルのときに
分周器qkの出力信号SGqkが立ち下がると立ち上がり、同
出力信号SGqkの次の立ち下がりに基づいて立ち下がる。
RSフリップフロップ回路10はＤフリップフロップ回路
９のＨレベルの出力信号SG9に基づいてＨレベルの出力
信号SG10をアンロック信号として出力し、前記VCO5の発
振周波数の固定状態を解除する。そして、前記PLLシン
セサイザ回路の動作により比較分周器６と基準分周器２
の出力信号周波数及び位相が近似してくると位相比較器
３の出力信号SG4のパルス幅が小さくなり、RSフリップ
フロップ回路10の出力信号SG10がＬレベルとなってロッ
ク状態に復帰する。なお、RSフリップフロップ回路10の
出力信号SG10をリセットするリセット信号SG11は、Ｄフ
リップフロップ回路９の出力信号SG9とRSフリップフロ
ップ回路10の出力信号SG10の反転信号が入力されるOR回
路11、そのOR回路11の出力信号が入力される分周器qn,q
n−１及びその分周器qn,qn−１の出力信号が入力される
AND回路12の動作により、位相比較器３の出力信号SG4の
パルス幅が小さくなった後所定時間後に出力される。
９のＨレベルの出力信号SG9に基づいてＨレベルの出力
信号SG10をアンロック信号として出力し、前記VCO5の発
振周波数の固定状態を解除する。そして、前記PLLシン
セサイザ回路の動作により比較分周器６と基準分周器２
の出力信号周波数及び位相が近似してくると位相比較器
３の出力信号SG4のパルス幅が小さくなり、RSフリップ
フロップ回路10の出力信号SG10がＬレベルとなってロッ
ク状態に復帰する。なお、RSフリップフロップ回路10の
出力信号SG10をリセットするリセット信号SG11は、Ｄフ
リップフロップ回路９の出力信号SG9とRSフリップフロ
ップ回路10の出力信号SG10の反転信号が入力されるOR回
路11、そのOR回路11の出力信号が入力される分周器qn,q
n−１及びその分周器qn,qn−１の出力信号が入力される
AND回路12の動作により、位相比較器３の出力信号SG4の
パルス幅が小さくなった後所定時間後に出力される。
上記第８図に示す波形図では直列に多数段接続された
各分周器の動作遅延時間を考慮していないが、現実には
前段の分周器の動作に基づいて後段の分周器が動作する
までに僅かな遅れ時間が生じ、この遅れ時間が多数段の
分周器で累積されることにより次のような不具合が生じ
る。すなわち、第９図に示すように分周器qkの出力信号
SGqkと分周器qmの出力信号SGqmとの間に遅れ時間ｔが生
ずると、位相比較器３からパルス幅の小さい出力信号SG
4が出力されてRSフリップフロップ回路10からＬレベル
の出力信号SG10がロック信号として出力されている状態
において、位相比較器３からのパルス幅の小さい出力信
号SG4がAND回路７から出力信号SG8としてそのまま出力
されることがあり、そのパルス幅の小さい出力信号SG8
に基づいてＤフリップフロップ回路９がＨレベルの出力
信号SG9を出力することがある。すると、RSフリップフ
ロップ回路10からＨレベルの出力信号SG10がアンロック
信号として出力されて、PLLシンセサイザ回路のロック
状態が無用に解除されるという問題点が生じる。
各分周器の動作遅延時間を考慮していないが、現実には
前段の分周器の動作に基づいて後段の分周器が動作する
までに僅かな遅れ時間が生じ、この遅れ時間が多数段の
分周器で累積されることにより次のような不具合が生じ
る。すなわち、第９図に示すように分周器qkの出力信号
SGqkと分周器qmの出力信号SGqmとの間に遅れ時間ｔが生
ずると、位相比較器３からパルス幅の小さい出力信号SG
4が出力されてRSフリップフロップ回路10からＬレベル
の出力信号SG10がロック信号として出力されている状態
において、位相比較器３からのパルス幅の小さい出力信
号SG4がAND回路７から出力信号SG8としてそのまま出力
されることがあり、そのパルス幅の小さい出力信号SG8
に基づいてＤフリップフロップ回路９がＨレベルの出力
信号SG9を出力することがある。すると、RSフリップフ
ロップ回路10からＨレベルの出力信号SG10がアンロック
信号として出力されて、PLLシンセサイザ回路のロック
状態が無用に解除されるという問題点が生じる。
この発明の目的は、位相比較器の出力信号のパルス幅
が基準信号より大きくなった場合に限り確実にアンロッ
ク信号を出力可能としたロック検出回路を提供するにあ
る。
が基準信号より大きくなった場合に限り確実にアンロッ
ク信号を出力可能としたロック検出回路を提供するにあ
る。
第１図は本発明の原理説明図である。すなわち、PLL
のロック検出回路は基準分周器２と比較分周器６との出
力信号を位相比較器３に入力して該位相比較器３から両
出力信号の位相差に基づいてパルス幅が増減する位相差
信号が出力され、該位相差信号のパルス幅が基準分周器
22の出力信号のパルス幅を越えた場合にアンロック信号
が、越えない場合にはロック信号が出力される。そし
て、位相比較器３の出力信号が第一のＤフリップフロッ
プ回路13とAND回路14の一方の入力端子に入力され、該
第一のＤフリップフロップ回路13の出力信号が該AND回
路14の他方の入力端子に入力され、該AND回路14の出力
信号が第二のＤフリップフロップ回路15に入力され、該
第二のＤフリップフロップ回路15の出力信号が第三のＤ
フリップフロップ回路16を介して出力されるとともに、
前記第一及び第二のＤフリップフロップ回路13,15には
基準分周器２から同一の基準信号がクロック信号として
入力され、第三のＤフリップフロップ回路16には前記位
相比較器３の出力信号がインバータ20を介してクロック
信号として入力されている。
のロック検出回路は基準分周器２と比較分周器６との出
力信号を位相比較器３に入力して該位相比較器３から両
出力信号の位相差に基づいてパルス幅が増減する位相差
信号が出力され、該位相差信号のパルス幅が基準分周器
22の出力信号のパルス幅を越えた場合にアンロック信号
が、越えない場合にはロック信号が出力される。そし
て、位相比較器３の出力信号が第一のＤフリップフロッ
プ回路13とAND回路14の一方の入力端子に入力され、該
第一のＤフリップフロップ回路13の出力信号が該AND回
路14の他方の入力端子に入力され、該AND回路14の出力
信号が第二のＤフリップフロップ回路15に入力され、該
第二のＤフリップフロップ回路15の出力信号が第三のＤ
フリップフロップ回路16を介して出力されるとともに、
前記第一及び第二のＤフリップフロップ回路13,15には
基準分周器２から同一の基準信号がクロック信号として
入力され、第三のＤフリップフロップ回路16には前記位
相比較器３の出力信号がインバータ20を介してクロック
信号として入力されている。
第一及び第二のＤフリップフロップ回路13,15には同
一周波数のクロック信号が基準分周器２から出力され、
そのクロック信号に基づいて両フリップフロップ回路1
3,15で位相比較器３の出力信号のパルス幅弁別が行われ
る。
一周波数のクロック信号が基準分周器２から出力され、
そのクロック信号に基づいて両フリップフロップ回路1
3,15で位相比較器３の出力信号のパルス幅弁別が行われ
る。
以下、この発明を具体化したロック検出回路の一実施
例を第２図及び第３図に従って説明する。なお、前記従
来例と同一構成部分は同一番号を付して説明する。
例を第２図及び第３図に従って説明する。なお、前記従
来例と同一構成部分は同一番号を付して説明する。
位相比較器３の出力信号SG4は第一のＤフリップフロ
ップ回路13およびAND回路14に入力され、その第一のＤ
フリップフロップ回路13の出力信号SG12は同AND回路14
に出力されている。そのAND回路14の出力信号SG13は第
二のＤフリップフロップ回路15に出力され、その第二の
Ｄフリップフロップ回路15の反転出力端子からの出力信
号SG14は第三，第四，第五フリップフロップ回路16,17,
18及びAND回路19を介してこのロック検出回路の出力信
号SG15として出力される。
ップ回路13およびAND回路14に入力され、その第一のＤ
フリップフロップ回路13の出力信号SG12は同AND回路14
に出力されている。そのAND回路14の出力信号SG13は第
二のＤフリップフロップ回路15に出力され、その第二の
Ｄフリップフロップ回路15の反転出力端子からの出力信
号SG14は第三，第四，第五フリップフロップ回路16,17,
18及びAND回路19を介してこのロック検出回路の出力信
号SG15として出力される。
第一及び第二のＤフリップフロップ回路13,15には例
えば基準分周器２内の前記分周器qkから同一周波数の基
準信号SGqkがクロック信号として出力され、第三，第
四，第五のＤフリップフロップ回路16,17,18には位相比
較器３の出力信号SG4がインバータ20を介してそれぞれ
クロック信号として入力されている。また、第三及び第
四のＤフリップフロップ回路16,17の出力信号はAND回路
19に出力されている。
えば基準分周器２内の前記分周器qkから同一周波数の基
準信号SGqkがクロック信号として出力され、第三，第
四，第五のＤフリップフロップ回路16,17,18には位相比
較器３の出力信号SG4がインバータ20を介してそれぞれ
クロック信号として入力されている。また、第三及び第
四のＤフリップフロップ回路16,17の出力信号はAND回路
19に出力されている。
さて、上記のように構成されたロック検出回路では基
準分周器２と比較分周器６との出力信号に基づいて位相
比較器３から第３図に示す出力信号SG4が出力される
と、第一のＤフリップフロップ回路13はその出力信号SG
4とクロツク信号SGqkとに基づいて出力信号SG12をAND回
路19に出力する。すると、AND回路19はその出力信号SG1
2と前記出力信号SG4とに基づいて出力信号SG13を第二の
Ｄフリップフロップ回路15に出力する。
準分周器２と比較分周器６との出力信号に基づいて位相
比較器３から第３図に示す出力信号SG4が出力される
と、第一のＤフリップフロップ回路13はその出力信号SG
4とクロツク信号SGqkとに基づいて出力信号SG12をAND回
路19に出力する。すると、AND回路19はその出力信号SG1
2と前記出力信号SG4とに基づいて出力信号SG13を第二の
Ｄフリップフロップ回路15に出力する。
第二のＤフリップフロップ回路15はAND回路19からの
出力信号SG13とクロック信号SGqkとに基づいて出力信号
SG14を第三のフリップフロップ回路16に出力し、第三〜
第五のＤフリップフロップ回路16,17,18の動作によりAN
D回路19から出力信号SG15が出力される。すなわち、第
三〜第五のＤフリップフロップ回路16,17,18の動作によ
り出力信号SG15がＬレベルのアンロック信号となって位
相比較器３の出力信号SG4のパルス幅が小さくなってもA
ND回路19から直ちに出力信号SG15がＨレベルのロック信
号に復帰することはなく、出力信号SG4が３つの幅狭の
パルスを出力した後にアンロック信号が解除されてＨレ
ベルのロック信号が出力信号SG15として出力される。
出力信号SG13とクロック信号SGqkとに基づいて出力信号
SG14を第三のフリップフロップ回路16に出力し、第三〜
第五のＤフリップフロップ回路16,17,18の動作によりAN
D回路19から出力信号SG15が出力される。すなわち、第
三〜第五のＤフリップフロップ回路16,17,18の動作によ
り出力信号SG15がＬレベルのアンロック信号となって位
相比較器３の出力信号SG4のパルス幅が小さくなってもA
ND回路19から直ちに出力信号SG15がＨレベルのロック信
号に復帰することはなく、出力信号SG4が３つの幅狭の
パルスを出力した後にアンロック信号が解除されてＨレ
ベルのロック信号が出力信号SG15として出力される。
以上のようにこのロック検出回路では、位相比較器３
のパルス幅を弁別する第一及び第二のＤフリップフロッ
プ回路13,15のクロック信号として基準分周器２から同
一周波数の基準信号が入力されるので、両フリップフロ
ップ回路13,15のクロック信号にずれは生じない。従っ
て、位相比較器３の幅狭の出力パルス信号に基づくAND
回路19からのアンロック信号の出力を未然に防止するこ
とができる。
のパルス幅を弁別する第一及び第二のＤフリップフロッ
プ回路13,15のクロック信号として基準分周器２から同
一周波数の基準信号が入力されるので、両フリップフロ
ップ回路13,15のクロック信号にずれは生じない。従っ
て、位相比較器３の幅狭の出力パルス信号に基づくAND
回路19からのアンロック信号の出力を未然に防止するこ
とができる。
以上詳述したように、この発明は位相比較器の出力信
号のパルス幅が基準信号より大きくなった場合に限り確
実にアンロック信号を出力可能としたロック検出回路を
提供することができる優れた効果を発揮する。
号のパルス幅が基準信号より大きくなった場合に限り確
実にアンロック信号を出力可能としたロック検出回路を
提供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、 第２図は本発明の実施例のロック検出回路を示すブロッ
ク回路図、 第３図はその動作を示す波形図、 第４図はこの発明に関するPLLシンセサイザ回路を示す
ブロック図、 第５図は位相比較器の一例を示す回路図、 第６図はその動作を示す波形図、 第７図は従来のロック検出回路を示すブロック図、 第８図はその基準分周器の動作遅れを無視した場合を示
す波形図、 第９図は基準分周器の動作遅れを考慮した場合を示す波
形図である。 図中、 ２は基準分周器、 ３は位相比較器、 ６は比較分周器、 13は第一のＤフリップフロップ回路、 14はAND回路、 15は第二のＤフリップフロップ回路、 16は第三のＤフリップフロップ回路、 19はAND回路、 20はインバータである。
ク回路図、 第３図はその動作を示す波形図、 第４図はこの発明に関するPLLシンセサイザ回路を示す
ブロック図、 第５図は位相比較器の一例を示す回路図、 第６図はその動作を示す波形図、 第７図は従来のロック検出回路を示すブロック図、 第８図はその基準分周器の動作遅れを無視した場合を示
す波形図、 第９図は基準分周器の動作遅れを考慮した場合を示す波
形図である。 図中、 ２は基準分周器、 ３は位相比較器、 ６は比較分周器、 13は第一のＤフリップフロップ回路、 14はAND回路、 15は第二のＤフリップフロップ回路、 16は第三のＤフリップフロップ回路、 19はAND回路、 20はインバータである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 - 7/14
Claims (1)
- 【請求項１】基準分周器（２）と比較分周器（６）との
出力信号を位相比較器（３）に入力して該位相比較器
（３）から両出力信号の位相差に基づいてパルス幅が増
減する位相差信号を出力させ、該位相差信号のパルス幅
が基準分周器（２）の出力信号のパルス幅を越えた場合
にはアンロック信号を、越えない場合にはロック信号を
出力させるPLLのロック検出回路であって、 位相比較器（３）の出力信号を第一のＤフリップフロッ
プ回路（13）とAND回路（14）の一方の入力端子に入力
し、該第一のＤフリップフロップ回路（13）の出力信号
を該AND回路（14）の他方の入力端子に入力し、該AND回
路（14）の出力信号を第二のＤフリップフロップ回路
（15）に入力し、該第二のＤフリップフロップ回路（1
5）の出力信号を第三のＤフリップフロップ回路（16）
を介して出力させるとともに、前記第一及び第二のＤフ
リップフロップ回路（13,15）には基準分周器（２）か
ら同一の基準信号をクロック信号として入力し、第三の
Ｄフリップフロップ回路（16）には前記位相比較器
（３）の出力信号をインバータ（20）を介してクロック
信号として入力したことを特徴とするPLLのロック検出
回路。
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