JPH03159318A - Ｐｌｌのロック検出回路 - Google Patents
Ｐｌｌのロック検出回路Info
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- JPH03159318A JPH03159318A JP1300283A JP30028389A JPH03159318A JP H03159318 A JPH03159318 A JP H03159318A JP 1300283 A JP1300283 A JP 1300283A JP 30028389 A JP30028389 A JP 30028389A JP H03159318 A JPH03159318 A JP H03159318A
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
ＰＬＬシンセサイザ回路におけるロック検出回路に関し
、 位相比較器の出力信号のパルス幅が基準信号より大きく
なった場合に限り確実にアンロック信号を出力すること
を目的とし、 基準分周器と比較分周器との出力信号を位相比較器に入
力して該位相比較器から両出力信号の位相差に基づいて
パルス幅が増減する位相差信．号を出力させ、該位相差
信号のパルス幅が基準分周器の出力信号のパルス幅を越
えた場合にはアンロック信号を、越えない場合にはロッ
ク信号を出力させるＰＬＬのロック検出回路であって、
位相比較器の出力信号を第一のＤフリップフロップ回路
とＡＮＤ回路の一方の入力端子に入力し、該第一のＤフ
リップフロップ回路の出力信号を該ＡＮＤ回路の他方の
入力端子に入力し、該ＡＮＤ回路の出力信号を第二のＤ
フリップフロップ回路に入力し、該第二のＤフリップフ
ロップ回路の出力信号を第三のＤフリップフロップ回路
を介して出力させるとともに、前記第一及び第二のＤフ
リップフロップ回路には基準分周器から同一の基準信号
をクロック信号として入力し、第三のＤフリップフロッ
プ回路には前記位相比較器の出力信号をインバータを介
してクロック信号として入力して構成する，〔産業上の
利用分野〕 この発明はＰＬＬシンセサイザ回路におけるロック検出
回路に関するものである。
、 位相比較器の出力信号のパルス幅が基準信号より大きく
なった場合に限り確実にアンロック信号を出力すること
を目的とし、 基準分周器と比較分周器との出力信号を位相比較器に入
力して該位相比較器から両出力信号の位相差に基づいて
パルス幅が増減する位相差信．号を出力させ、該位相差
信号のパルス幅が基準分周器の出力信号のパルス幅を越
えた場合にはアンロック信号を、越えない場合にはロッ
ク信号を出力させるＰＬＬのロック検出回路であって、
位相比較器の出力信号を第一のＤフリップフロップ回路
とＡＮＤ回路の一方の入力端子に入力し、該第一のＤフ
リップフロップ回路の出力信号を該ＡＮＤ回路の他方の
入力端子に入力し、該ＡＮＤ回路の出力信号を第二のＤ
フリップフロップ回路に入力し、該第二のＤフリップフ
ロップ回路の出力信号を第三のＤフリップフロップ回路
を介して出力させるとともに、前記第一及び第二のＤフ
リップフロップ回路には基準分周器から同一の基準信号
をクロック信号として入力し、第三のＤフリップフロッ
プ回路には前記位相比較器の出力信号をインバータを介
してクロック信号として入力して構成する，〔産業上の
利用分野〕 この発明はＰＬＬシンセサイザ回路におけるロック検出
回路に関するものである。
近年、ＰＬＬシンセサイザ回路を備えた通信機システム
では小型化及び無調整化を図るためにそのＰＬＬシンセ
・サイザ回路を構戊するロック検出回路のデジタル回路
化が要請されている。
では小型化及び無調整化を図るためにそのＰＬＬシンセ
・サイザ回路を構戊するロック検出回路のデジタル回路
化が要請されている。
ＰＬＬシンセサイザ回路の基本的構或を第４図に従って
説明すると、水晶発振回路１は水晶振動子の発振に基づ
く固有周波数の出力信号ＳＧｌを基準分周器２に出力し
、基準分周器２はその固有周波数の出力信号ＳＧｌを分
周して適宜な周波数に変換した基準信号ＳＧ２を位相比
較器３に出力する。
説明すると、水晶発振回路１は水晶振動子の発振に基づ
く固有周波数の出力信号ＳＧｌを基準分周器２に出力し
、基準分周器２はその固有周波数の出力信号ＳＧｌを分
周して適宜な周波数に変換した基準信号ＳＧ２を位相比
較器３に出力する。
位相比較器３は例えば第５図に示すような回路で構成さ
れ、一方の入力端子Ｔｉｔには前記基準信号ＳＧ２が入
力され、他方の入力端子Ｔｉ２には後記比較分周器の出
力信号ＳＧ３が入力される。そして、入力端子Ｔｉｌに
基準分周器２から第６図に示す基準信号ＳＧ２が入力さ
れ、入力端子Ｔｉ２に入力信号ＳＧ３が入力されると、
第６図に示すように両入力信号ＳＧ２，ＳＧ３の位相差
に基づく出力信号ＳＧ４，ＳＧ５がそれぞれ出力端子Ｔ
ｏｌ，Ｔｏ２から出力され、出力信号ＳＧ４は後記ロッ
ク検出回路に出力されるとともに、出力信号ＳＧ５はＬ
ＰＦ （ローパスフィルタ）４に出力される。
れ、一方の入力端子Ｔｉｔには前記基準信号ＳＧ２が入
力され、他方の入力端子Ｔｉ２には後記比較分周器の出
力信号ＳＧ３が入力される。そして、入力端子Ｔｉｌに
基準分周器２から第６図に示す基準信号ＳＧ２が入力さ
れ、入力端子Ｔｉ２に入力信号ＳＧ３が入力されると、
第６図に示すように両入力信号ＳＧ２，ＳＧ３の位相差
に基づく出力信号ＳＧ４，ＳＧ５がそれぞれ出力端子Ｔ
ｏｌ，Ｔｏ２から出力され、出力信号ＳＧ４は後記ロッ
ク検出回路に出力されるとともに、出力信号ＳＧ５はＬ
ＰＦ （ローパスフィルタ）４に出力される。
ＬＰＦ４は位相比較器３の出力信号ＳＧ４を平滑して直
流電圧信号に変換した出力信号ＳＧ６をＶＣＯ （電圧
制御発振器）５に出力する。
流電圧信号に変換した出力信号ＳＧ６をＶＣＯ （電圧
制御発振器）５に出力する。
ＶＣＯ５はＬＰＦ４の出力信号ＳＧ６の直流電圧値に基
づいてその発振周波数が変化し、その出力信号ＳＧ７を
比較分周器６に出力する。そして、比較分周器６はＶＣ
Ｏ５の出力信号ＳＧ７を分周して前記位相比較器３に出
力信号ＳＧ３として出力する。
づいてその発振周波数が変化し、その出力信号ＳＧ７を
比較分周器６に出力する。そして、比較分周器６はＶＣ
Ｏ５の出力信号ＳＧ７を分周して前記位相比較器３に出
力信号ＳＧ３として出力する。
前記位相比較器３の出力端子Ｔｏｌに接続されるロック
検出回路をデジタル回路で構成した一例を第７図及び第
８図に従って説明すると、前記基準分周器２は多数の分
周器ｑｌ −ｑｎ等を直列に接続して構成され、前記水
晶発振回路ｌの出力信号が初段の分周器ｑｌに入力され
る。そして、各分周器ｑｌ−ｑｎはそれぞれ入力信号周
波数をｌ／２に分周して次段の分周器に出力する。従っ
て、分周器ｑｋから第８図に示す出力信号ＳＧＱｋが出
力されるとすると、分周器ｑ ｋ＋１から出力信号Ｓ
Ｇ ｑ ｋ＋１が出力され、分周器ｑｍから出力信号Ｓ
Ｇｑｍが出力される。
検出回路をデジタル回路で構成した一例を第７図及び第
８図に従って説明すると、前記基準分周器２は多数の分
周器ｑｌ −ｑｎ等を直列に接続して構成され、前記水
晶発振回路ｌの出力信号が初段の分周器ｑｌに入力され
る。そして、各分周器ｑｌ−ｑｎはそれぞれ入力信号周
波数をｌ／２に分周して次段の分周器に出力する。従っ
て、分周器ｑｋから第８図に示す出力信号ＳＧＱｋが出
力されるとすると、分周器ｑ ｋ＋１から出力信号Ｓ
Ｇ ｑ ｋ＋１が出力され、分周器ｑｍから出力信号Ｓ
Ｇｑｍが出力される。
前記位相比較器３の一方の入力端子Ｔｉｌには例えば分
周器ｑｍの出力信号ＳＧｑｍが基準信号ＳＧ２として入
力され、同位相比較器３からその基準信号ＳＧ２と比較
分周器６の出力信号ＳＧ３の位相差に基づく出力信号Ｓ
Ｇ４が出力される。
周器ｑｍの出力信号ＳＧｑｍが基準信号ＳＧ２として入
力され、同位相比較器３からその基準信号ＳＧ２と比較
分周器６の出力信号ＳＧ３の位相差に基づく出力信号Ｓ
Ｇ４が出力される。
位相比較器３の出力信号ＳＧ４はＡＮＤ回路７の一方の
入力端子に出力され、他方の入力端子には分周器ｑ ｋ
＋１の出力信号Ｓ Ｇ ｑ ｋ＋１がインバータ８を介
して出力される。従って、ＡＮＤ回路７からは第８図に
示すように位相比較器３の出力信号ＳＧ４が分周器ｑ
１＋１の出力信号Ｓ Ｇ ｑ ｋ＋１のパルス幅を越え
る場合にＨレベルとなる出力信号ＳＧ８がＤフリップフ
ロップ回路９に出力される。
入力端子に出力され、他方の入力端子には分周器ｑ ｋ
＋１の出力信号Ｓ Ｇ ｑ ｋ＋１がインバータ８を介
して出力される。従って、ＡＮＤ回路７からは第８図に
示すように位相比較器３の出力信号ＳＧ４が分周器ｑ
１＋１の出力信号Ｓ Ｇ ｑ ｋ＋１のパルス幅を越え
る場合にＨレベルとなる出力信号ＳＧ８がＤフリップフ
ロップ回路９に出力される。
Ｄフリップフロップ回路９には分周器ｑｋの出力信号Ｓ
Ｇｑｋがクロック信号として入力され、そのクロック信
号とＡＮＤ回路７の出力信号ＳＧ８とに基づいてＤフリ
ップフロップ回路９は出力信号ＳＧ９をＲＳフリップフ
ロップ回路ｌＯに出力する。すなわち、Ｄフリップフロ
ップ回路９の出力信号ＳＧ９はＡＮＤ回路７の出力信号
ＳＧ８がＨレベルのときに分周器ｑｋの出力信号ＳＧｑ
ｋが立ち下がると立ち上がり、同出力信号ＳＧｑｋの次
の立ち下がりに基づいて立ち下がる。
Ｇｑｋがクロック信号として入力され、そのクロック信
号とＡＮＤ回路７の出力信号ＳＧ８とに基づいてＤフリ
ップフロップ回路９は出力信号ＳＧ９をＲＳフリップフ
ロップ回路ｌＯに出力する。すなわち、Ｄフリップフロ
ップ回路９の出力信号ＳＧ９はＡＮＤ回路７の出力信号
ＳＧ８がＨレベルのときに分周器ｑｋの出力信号ＳＧｑ
ｋが立ち下がると立ち上がり、同出力信号ＳＧｑｋの次
の立ち下がりに基づいて立ち下がる。
ＲＳフリップフロップ回路ｌＯはＤフリツプフロップ回
路９のＨレベルの出力信号ＳＧ９に基づいてＨレベルの
出力信号ＳＧＩＯをアンロツク信号として出力し、前記
ＶＣＯ５の発振周波数の固定状態を解除する。そして、
前記ＰＬＬシンセサイザ回路の動作により比較分周器６
と基準分周器２の出力信号周波数及び位相が近似してく
ると位相比較器３の出力信号ＳＧ４のパルス幅が小さく
なり、ＲＳフリップフロップ回路１０の出力信号ＳＧＩ
ＯがＬレベルとなってロック状態に復帰する。なお、Ｒ
Ｓフリップフロップ回路ｌＯの出力信号ＳＧＩＯをリセ
ットするリセット信号ＳＧＩｌは、Ｄフリップフロップ
回路９の出力信号ＳＧ９とＲＳフリップフロップ回路１
０の出力信号ＳＧｌＯの反転信号が入力されるＯＲ回路
１１、そのＯＲ回路１１の出力信号が入力される分周器
ｑｎ，ｑｎ−１及びその分周器ｑｎ．ｑｎ−１の出力信
号が入力されるＡＮＤ回路ｌ２の動作により、位相比較
器３の出力信号ＳＧ４のパルス幅が小さくなった後所定
時間後に出力される。
路９のＨレベルの出力信号ＳＧ９に基づいてＨレベルの
出力信号ＳＧＩＯをアンロツク信号として出力し、前記
ＶＣＯ５の発振周波数の固定状態を解除する。そして、
前記ＰＬＬシンセサイザ回路の動作により比較分周器６
と基準分周器２の出力信号周波数及び位相が近似してく
ると位相比較器３の出力信号ＳＧ４のパルス幅が小さく
なり、ＲＳフリップフロップ回路１０の出力信号ＳＧＩ
ＯがＬレベルとなってロック状態に復帰する。なお、Ｒ
Ｓフリップフロップ回路ｌＯの出力信号ＳＧＩＯをリセ
ットするリセット信号ＳＧＩｌは、Ｄフリップフロップ
回路９の出力信号ＳＧ９とＲＳフリップフロップ回路１
０の出力信号ＳＧｌＯの反転信号が入力されるＯＲ回路
１１、そのＯＲ回路１１の出力信号が入力される分周器
ｑｎ，ｑｎ−１及びその分周器ｑｎ．ｑｎ−１の出力信
号が入力されるＡＮＤ回路ｌ２の動作により、位相比較
器３の出力信号ＳＧ４のパルス幅が小さくなった後所定
時間後に出力される。
上記第８図に示す波形図では直列に多数段接続された各
分周器の動作遅延時間を考慮していないが、現実には前
段の分周器の動作に基づいて後段の分周器が動作するま
でに僅かな遅れ時間が生じ、この遅れ時間が多数段の分
周器で累積されることにより次のような不具合が生じる
。すなわち、第９図に示すように分周器ｑｋの出力信号
ＳＧｑｋと分周器ｑｍの出力信号ＳＧｑｍとの間に遅れ
時間ｔが生ずると、位相比較器３からパルス幅の小さい
出力信号ＳＧ４が出力されてＲＳフリツプフロップ回路
ＩＯからＬレベルの出力信号ＳＧｌＯがロック信号とし
て出力されている状態において、位相比較器３からのパ
ルス幅の小さい出力信号ＳＧ４がＡＮＤ回路７から出力
信号ＳＧ８としてそのまま出力されることがあり、その
パルス幅の小さい出力信号ＳＧ８に基づいてＤフリップ
フロップ回路９がＨレベルの出力信号ＳＧ９を出力する
ことがある。すると、ＲＳフリップフロップ回路１０か
らＨレベルの出力信号ＳＧＩＯがアンロック信号として
出力されて、ＰＬＬシンセサイザ回路のロック状態が無
用に解除されるという問題点が生じる。
分周器の動作遅延時間を考慮していないが、現実には前
段の分周器の動作に基づいて後段の分周器が動作するま
でに僅かな遅れ時間が生じ、この遅れ時間が多数段の分
周器で累積されることにより次のような不具合が生じる
。すなわち、第９図に示すように分周器ｑｋの出力信号
ＳＧｑｋと分周器ｑｍの出力信号ＳＧｑｍとの間に遅れ
時間ｔが生ずると、位相比較器３からパルス幅の小さい
出力信号ＳＧ４が出力されてＲＳフリツプフロップ回路
ＩＯからＬレベルの出力信号ＳＧｌＯがロック信号とし
て出力されている状態において、位相比較器３からのパ
ルス幅の小さい出力信号ＳＧ４がＡＮＤ回路７から出力
信号ＳＧ８としてそのまま出力されることがあり、その
パルス幅の小さい出力信号ＳＧ８に基づいてＤフリップ
フロップ回路９がＨレベルの出力信号ＳＧ９を出力する
ことがある。すると、ＲＳフリップフロップ回路１０か
らＨレベルの出力信号ＳＧＩＯがアンロック信号として
出力されて、ＰＬＬシンセサイザ回路のロック状態が無
用に解除されるという問題点が生じる。
この発明の目的は、位相比較器の出力信号のパルス幅が
基準信号より大きくなった場合に限り確実にアンロック
信号を出力可能としたロック検出回路を提供するにある
。
基準信号より大きくなった場合に限り確実にアンロック
信号を出力可能としたロック検出回路を提供するにある
。
第ｌ図は本発明の原理説明図である。すなわち、ＰＬＬ
のロック検出回路は基準分周器２と比較分周器６との出
力信号を位相比較器３に入力して該位相比較器３から両
出力信号の位相差に基づいてパルス幅が増減する位相差
信号が出力され、該位相差信号のパルス幅が基準分周器
２の出力信号のパルス幅を越えた場合にはアンロック信
号が、越えない場合にはロック信号が出力される。そし
て、位相比較器３の出力信号が第一のＤフリップフロッ
プ回路１３とＡＮＤ回路１４の一方の入力端子に入力さ
れ、該第一のＤフリップフロップ回路１３の出力信号が
該ＡＮＤ回路１４の他方の入力端子に入力され、該ＡＮ
Ｄ回路１４の出力信号が第二のＤフリップフロップ回路
１５に入力され、該第二のＤフリップフロップ回路１５
の出力信号が第三のＤフリップフロップ回路１６を介し
て出力されるとともに、前記第一及び第二のＤフリップ
フロップ回路１３．１５には基準分周器２から同一の基
準信号がクロック信号として入力され、第三のＤフリッ
プフロップ回路■６には前記位相比較器３の出力信号が
インバータ２０を介してクロック信号として入力されて
いる。
のロック検出回路は基準分周器２と比較分周器６との出
力信号を位相比較器３に入力して該位相比較器３から両
出力信号の位相差に基づいてパルス幅が増減する位相差
信号が出力され、該位相差信号のパルス幅が基準分周器
２の出力信号のパルス幅を越えた場合にはアンロック信
号が、越えない場合にはロック信号が出力される。そし
て、位相比較器３の出力信号が第一のＤフリップフロッ
プ回路１３とＡＮＤ回路１４の一方の入力端子に入力さ
れ、該第一のＤフリップフロップ回路１３の出力信号が
該ＡＮＤ回路１４の他方の入力端子に入力され、該ＡＮ
Ｄ回路１４の出力信号が第二のＤフリップフロップ回路
１５に入力され、該第二のＤフリップフロップ回路１５
の出力信号が第三のＤフリップフロップ回路１６を介し
て出力されるとともに、前記第一及び第二のＤフリップ
フロップ回路１３．１５には基準分周器２から同一の基
準信号がクロック信号として入力され、第三のＤフリッ
プフロップ回路■６には前記位相比較器３の出力信号が
インバータ２０を介してクロック信号として入力されて
いる。
第一及び第二のＤフリップフロップ回路１３，１５には
同一周波数のクロック信号が基準分周器２から出力され
、そのクロック信号に基づいて両フリップフロップ回路
１３．１５で位相比較器３の出力信号のパルス幅弁別が
行われる。
同一周波数のクロック信号が基準分周器２から出力され
、そのクロック信号に基づいて両フリップフロップ回路
１３．１５で位相比較器３の出力信号のパルス幅弁別が
行われる。
以下、この発明を具体化した．ロック検出回路の一実施
例を第２図及び第３図に従って説明する。
例を第２図及び第３図に従って説明する。
なお、前記従来例と同一構或部分は同一番号を付して説
明する。
明する。
位相比較器３の出力信号ＳＧ４は第一のＤフリップフロ
ップ回路１３およびＡＮＤ回路１４に入力され、その第
一のＤフリップフロップ回路１３の出力信号ＳＧｌ２は
同ＡＮＤ回路１４に出力されている。そのＡＮＤ回路１
４の出力信号ＳＧＩ３は第二のＤフリップフロップ回路
１５に出力され、その第二のＤフリップフロップ回路１
５の反転出力端子からの出力信号ＳＧ１４は第三，第四
，第五フリップフロップ回路１６，１７．１８及びＡＮ
Ｄ回路ｌ９を介してこのロック検出回路の出力信号ＳＧ
１５として出力される。
ップ回路１３およびＡＮＤ回路１４に入力され、その第
一のＤフリップフロップ回路１３の出力信号ＳＧｌ２は
同ＡＮＤ回路１４に出力されている。そのＡＮＤ回路１
４の出力信号ＳＧＩ３は第二のＤフリップフロップ回路
１５に出力され、その第二のＤフリップフロップ回路１
５の反転出力端子からの出力信号ＳＧ１４は第三，第四
，第五フリップフロップ回路１６，１７．１８及びＡＮ
Ｄ回路ｌ９を介してこのロック検出回路の出力信号ＳＧ
１５として出力される。
第一及び第二のＤフリップフロップ回路１３．１５には
例えば基準分周器２内の前記分周器ｑｋから同一周波数
の基準信号ＳＧｑｋがクロック信号として出力され、第
三，第四，第五のＤフリップフロップ回路１６，１７．
１８には位相比較器３の出力信号ＳＧ４がインバータ２
０を介してそれぞれクロック信号として入力されている
。また、第三及び第四のＤフリップフロップ回路１６，
１７の出力信号はＡＮＤ回路ｌ９に出力されている。
例えば基準分周器２内の前記分周器ｑｋから同一周波数
の基準信号ＳＧｑｋがクロック信号として出力され、第
三，第四，第五のＤフリップフロップ回路１６，１７．
１８には位相比較器３の出力信号ＳＧ４がインバータ２
０を介してそれぞれクロック信号として入力されている
。また、第三及び第四のＤフリップフロップ回路１６，
１７の出力信号はＡＮＤ回路ｌ９に出力されている。
さて、上記のように構或されたロック検出回路では基準
分周器２と比較分周器６との出力信号に基づいて位相比
較器３から第３図に示す出力信号ＳＧ４が出力されると
、第一のＤフリップフロップ回路１３はその出力信号Ｓ
Ｇ４とクロック信号ＳＧｑｋとに基づいて出力信号ＳＧ
１２をＡＮＤ回路ｌ９に出力する。すると、Ａ Ｎ Ｄ
回路ｌ９はその出力信号ＳＧ１２と前記出力信号ＳＧ４
とに基づいて出力信号ＳＧ１３を第二のＤフリツプフロ
ツプ回路１５に出力する。
分周器２と比較分周器６との出力信号に基づいて位相比
較器３から第３図に示す出力信号ＳＧ４が出力されると
、第一のＤフリップフロップ回路１３はその出力信号Ｓ
Ｇ４とクロック信号ＳＧｑｋとに基づいて出力信号ＳＧ
１２をＡＮＤ回路ｌ９に出力する。すると、Ａ Ｎ Ｄ
回路ｌ９はその出力信号ＳＧ１２と前記出力信号ＳＧ４
とに基づいて出力信号ＳＧ１３を第二のＤフリツプフロ
ツプ回路１５に出力する。
第二のＤフリップフロップ回路１５はＡＮＤ回路１９か
らの出力信号ＳＧ１３とクロック信号ＳＧＱｋとに基づ
いて出力信号ＳＧ１４を第三のフリップフロップ回路Ｉ
６に出力し、第三〜第五のＤフリップフロップ回路１６
，１７．１８の動作によりＡＮＤ回路１９から出力信号
ＳＧ１５が出力される。すなわち、第三〜第五のＤフリ
ツプフロツプ回路１６，１７．１８の動作により出力信
号ＳＧ１５がＬレベルのアンロック信号となって位相比
較器３の出力信号ＳＧ４のパルス幅が小さくなってもＡ
ＮＤ回路１９から直ちに出力信号ＳＧ１５がＨレベルの
ロック信号に復帰することはなく、出力信号ＳＧ４が３
つの幅狭のパルスを出力した後にアンロック信号が解除
されてＨレベルのロック信号が出力信号ＳＧ１５として
出力される。
らの出力信号ＳＧ１３とクロック信号ＳＧＱｋとに基づ
いて出力信号ＳＧ１４を第三のフリップフロップ回路Ｉ
６に出力し、第三〜第五のＤフリップフロップ回路１６
，１７．１８の動作によりＡＮＤ回路１９から出力信号
ＳＧ１５が出力される。すなわち、第三〜第五のＤフリ
ツプフロツプ回路１６，１７．１８の動作により出力信
号ＳＧ１５がＬレベルのアンロック信号となって位相比
較器３の出力信号ＳＧ４のパルス幅が小さくなってもＡ
ＮＤ回路１９から直ちに出力信号ＳＧ１５がＨレベルの
ロック信号に復帰することはなく、出力信号ＳＧ４が３
つの幅狭のパルスを出力した後にアンロック信号が解除
されてＨレベルのロック信号が出力信号ＳＧ１５として
出力される。
以上のようにこのロック検出回路では、位相比較器３の
パルス幅を弁別する第一及び第二のＤフリップフロップ
回路１３．１５のクロック信号として基準分周器２から
同一周波数の基準信号が入力されるので、両フリップフ
ロップ回路１３．１５のクロック信号にずれは生じない
。従って、位相比較器３の幅狭の出力パルス信号に基づ
＜ＡＮＤ回路ｌ９からのアンロック信号の出力を未然に
防止することができる。
パルス幅を弁別する第一及び第二のＤフリップフロップ
回路１３．１５のクロック信号として基準分周器２から
同一周波数の基準信号が入力されるので、両フリップフ
ロップ回路１３．１５のクロック信号にずれは生じない
。従って、位相比較器３の幅狭の出力パルス信号に基づ
＜ＡＮＤ回路ｌ９からのアンロック信号の出力を未然に
防止することができる。
以上詳述したように、この発明は位相比較器の出力信号
のパルス幅が基準信号より大きくなった場合に限り確実
にアンロツタ信号を出力可能としたロック検出回路を提
供することができる優れた効果を発揮する。
のパルス幅が基準信号より大きくなった場合に限り確実
にアンロツタ信号を出力可能としたロック検出回路を提
供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の実施例のロック検出回路を示すブロッ
ク回路図、 第３図はその動作を示す波形図、 第４図はこの発明に関するＰＬＬシンセサイザ回路を示
すブロック図、 第５図は位相比較器の一例を示す回路図、第６図はその
動作を示す波形図、 第７図は従来のロック検出回路を示すブロック図、 第８図はその基準分周器の動作遅れを無視した場合を示
す波形図、 第９図は基準分周器の動作遅れを考慮した場合を示す波
形図である。 図中、 ２は基準分周器、 ３は位相比較器、 ６は比較分周器、 １３は第一のＤフリップフロップ回路、よＡＮＤ回路、 よ第二のＤフリップフロップ回路、 よ第三のＤフリップフロップ回路、 よＡＮＤ回路、 まインバータである。
ク回路図、 第３図はその動作を示す波形図、 第４図はこの発明に関するＰＬＬシンセサイザ回路を示
すブロック図、 第５図は位相比較器の一例を示す回路図、第６図はその
動作を示す波形図、 第７図は従来のロック検出回路を示すブロック図、 第８図はその基準分周器の動作遅れを無視した場合を示
す波形図、 第９図は基準分周器の動作遅れを考慮した場合を示す波
形図である。 図中、 ２は基準分周器、 ３は位相比較器、 ６は比較分周器、 １３は第一のＤフリップフロップ回路、よＡＮＤ回路、 よ第二のＤフリップフロップ回路、 よ第三のＤフリップフロップ回路、 よＡＮＤ回路、 まインバータである。
Claims (1)
- 【特許請求の範囲】 １、基準分周器（２）と比較分周器（６）との出力信号
を位相比較器（３）に入力して該位相比較器（３）から
両出力信号の位相差に基づいてパルス幅が増減する位相
差信号を出力させ、該位相差信号のパルス幅が基準分周
器（２）の出力信号のパルス幅を越えた場合にはアンロ
ック信号を、越えない場合にはロック信号を出力させる
ＰＬＬのロック検出回路であって、 位相比較器（３）の出力信号を第一のＤフリップフロッ
プ回路（１３）とＡＮＤ回路（１４）の一方の入力端子
に入力し、該第一のＤフリップフロップ回路（１３）の
出力信号を該ＡＮＤ回路（１４）の他方の入力端子に入
力し、該ＡＮＤ回路（１４）の出力信号を第二のＤフリ
ップフロップ回路（１５）に入力し、該第二のＤフリッ
プフロップ回路（１５）の出力信号を第三のＤフリップ
フロップ回路（１６）を介して出力させるとともに、前
記第一及び第二のＤフリップフロップ回路（１３、１５
）には基準分周器（２）から同一の基準信号をクロック
信号として入力し、第三のＤフリップフロップ回路（１
６）には前記位相比較器（３）の出力信号をインバータ
（２０）を介してクロック信号として入力したことを特
徴とするＰＬＬのロック検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300283A JP2828286B2 (ja) | 1989-11-16 | 1989-11-16 | Ｐｌｌのロック検出回路 |
| DE69016965T DE69016965T2 (de) | 1989-11-16 | 1990-11-16 | Pulsbreite-Detektierschaltung und diese verwendende PLL-Synthesiererschaltung. |
| EP90403253A EP0433120B1 (en) | 1989-11-16 | 1990-11-16 | PLL synthesizer circuit |
| KR1019900018551A KR950000246B1 (ko) | 1989-11-16 | 1990-11-16 | 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로 |
| US07/918,124 US5189379A (en) | 1989-11-16 | 1992-07-23 | Pulse width detecting circuit and PLL synthesizer circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300283A JP2828286B2 (ja) | 1989-11-16 | 1989-11-16 | Ｐｌｌのロック検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159318A true JPH03159318A (ja) | 1991-07-09 |
| JP2828286B2 JP2828286B2 (ja) | 1998-11-25 |
Family
ID=17882928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300283A Expired - Fee Related JP2828286B2 (ja) | 1989-11-16 | 1989-11-16 | Ｐｌｌのロック検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0433120B1 (ja) |
| JP (1) | JP2828286B2 (ja) |
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| DE (1) | DE69016965T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555278A (en) * | 1992-09-21 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit having phase lock function |
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|---|---|---|---|---|
| FR2682237B1 (fr) * | 1991-10-04 | 1993-11-19 | Alcatel Cit | Dispositif de detection d'accrochage d'une boucle a verrouillage de phase. |
| FR2685990A1 (fr) * | 1992-01-02 | 1993-07-09 | Sgs Thomson Microelectronics | Detecteur de verrouillage d'une boucle a verrouillage de phase. |
| US5530383A (en) * | 1994-12-05 | 1996-06-25 | May; Michael R. | Method and apparatus for a frequency detection circuit for use in a phase locked loop |
| JP4015254B2 (ja) * | 1998-01-16 | 2007-11-28 | 富士通株式会社 | ロック検出回路及びｐｌｌ周波数シンセサイザ |
| US6208216B1 (en) | 1998-09-28 | 2001-03-27 | Mikko J. Nasila | Phase-locked-loop pulse-width modulation system |
| FR2793091B1 (fr) | 1999-04-30 | 2001-06-08 | France Telecom | Dispositif d'asservissement de frequence |
Family Cites Families (4)
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|---|---|---|---|---|
| JPS6010458B2 (ja) * | 1979-08-23 | 1985-03-18 | 富士通株式会社 | フエ−ズ・ロツクド・ル−プ回路 |
| JPS6347105Y2 (ja) * | 1981-01-13 | 1988-12-06 | ||
| GB8522998D0 (en) * | 1985-09-18 | 1985-10-23 | Plessey Co Plc | Phase comparator lock detect circuit |
| JPH01231430A (ja) * | 1988-03-10 | 1989-09-14 | Nec Corp | Ｐｌｌロック検出回路 |
-
1989
- 1989-11-16 JP JP1300283A patent/JP2828286B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-16 DE DE69016965T patent/DE69016965T2/de not_active Expired - Fee Related
- 1990-11-16 KR KR1019900018551A patent/KR950000246B1/ko not_active IP Right Cessation
- 1990-11-16 EP EP90403253A patent/EP0433120B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555278A (en) * | 1992-09-21 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit having phase lock function |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010881A (ko) | 1991-06-29 |
| DE69016965T2 (de) | 1995-06-22 |
| KR950000246B1 (ko) | 1995-01-12 |
| EP0433120B1 (en) | 1995-02-15 |
| DE69016965D1 (de) | 1995-03-23 |
| EP0433120A1 (en) | 1991-06-19 |
| JP2828286B2 (ja) | 1998-11-25 |
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