JPS62136174A - 周波数制御回路 - Google Patents
周波数制御回路Info
- Publication number
- JPS62136174A JPS62136174A JP60276309A JP27630985A JPS62136174A JP S62136174 A JPS62136174 A JP S62136174A JP 60276309 A JP60276309 A JP 60276309A JP 27630985 A JP27630985 A JP 27630985A JP S62136174 A JPS62136174 A JP S62136174A
- Authority
- JP
- Japan
- Prior art keywords
- output
- oscillation
- counter
- frequency
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同期信号が１５ｋ）ｈ〜４０ｋ）ｈの広範囲
に変化する種々の信号源の信号を表示するディスプレイ
装置の水平同期回路に用いることのできる周波数制御回
路に関する。
に変化する種々の信号源の信号を表示するディスプレイ
装置の水平同期回路に用いることのできる周波数制御回
路に関する。
従来の技術
従来のＣＲＴディスプレイ装置において水平発振／Ａ
Ｆ Ｃ回路系を入力信号の水平周波数に合わせるように
１６〜４０にの範囲で動作させる場合には、発振回路の
ＣＲ又はＬＣの時定数を切替えるか、又はＡＦＣ回路の
低域フィルタの時定数を切替るようにした方式のものが
多い。これらの方式では、例えば第１の時定数の組合せ
で１６〜２゜晶を、第２の時定数の組合せで２２〜２７
ｋ）ｈを、第３の時定数の組合せで２８〜３３曲を、第
４の時定数の組合せで４０〜４３曲をそれぞれ発振させ
る等して、必要な周波数の範囲をカバーするようにして
いる。
Ｆ Ｃ回路系を入力信号の水平周波数に合わせるように
１６〜４０にの範囲で動作させる場合には、発振回路の
ＣＲ又はＬＣの時定数を切替えるか、又はＡＦＣ回路の
低域フィルタの時定数を切替るようにした方式のものが
多い。これらの方式では、例えば第１の時定数の組合せ
で１６〜２゜晶を、第２の時定数の組合せで２２〜２７
ｋ）ｈを、第３の時定数の組合せで２８〜３３曲を、第
４の時定数の組合せで４０〜４３曲をそれぞれ発振させ
る等して、必要な周波数の範囲をカバーするようにして
いる。
発明が解決しようとする問題点
ところが、従来の回路構成においては、１５〜４０韮の
範囲をカバーして発振させるには上述の如く３〜４種類
の時定数の回路の切替えが必要であり、時定数の組合せ
の種類を少なくするとその周波数の境界部分で発振停止
したり、不安定になったりする。
範囲をカバーして発振させるには上述の如く３〜４種類
の時定数の回路の切替えが必要であり、時定数の組合せ
の種類を少なくするとその周波数の境界部分で発振停止
したり、不安定になったりする。
本発明は、このような問題点を解決して、広範囲の周波
数において安定に発振をし、発振の不連続性もない周波
数制御回路を提供することを目的とするものである。
数において安定に発振をし、発振の不連続性もない周波
数制御回路を提供することを目的とするものである。
問題点を解決するための手段
本発明においては、原発振を水晶発振回路により行って
安定化し、ＰＬＬループを形成して外部入力同期信号に
同期させるようにリセットすることにより、広範囲にわ
たり安定に発振させるように構成している。
安定化し、ＰＬＬループを形成して外部入力同期信号に
同期させるようにリセットすることにより、広範囲にわ
たり安定に発振させるように構成している。
作 用
本発明によれば原発振の分周比を外部入力同期信号の周
波数に合わせて自動的に切替えて外部入力同期信号に位
相同期した発振出力を得ることができ、その発振出力に
基いて偏向用の鋸歯状波電圧を発生することにより、安
定した偏向をすることができる。
波数に合わせて自動的に切替えて外部入力同期信号に位
相同期した発振出力を得ることができ、その発振出力に
基いて偏向用の鋸歯状波電圧を発生することにより、安
定した偏向をすることができる。
実施例
本発明の一実施例について、第１図、第２図とを参照し
て説明する。第１図において、１は水晶発振回路による
原発振器で、例えば１４ ＭＨｚで発振しており、分周
器として作用するカウンタ２でその発振出力を分周する
。その分周出力と外部入力同期信号との位相をフリップ
フロップ（ＦＦ）５で比較する。１〜７の回路でＰＬＬ
ループを形成する。カウンタ２の分周比は、ラッチメモ
リ４に後述の手段で外部入力同期信号の周波数に対応し
た分周比として書込むことにより、外部入力同期信号の
周波数が変化してもその変化に追随するようにする。比
較器３の出力は外部入力同期信号に同期しており、その
パルス出力でＣＲＴ偏向用の鋸歯状波発生回路を駆動す
る。
て説明する。第１図において、１は水晶発振回路による
原発振器で、例えば１４ ＭＨｚで発振しており、分周
器として作用するカウンタ２でその発振出力を分周する
。その分周出力と外部入力同期信号との位相をフリップ
フロップ（ＦＦ）５で比較する。１〜７の回路でＰＬＬ
ループを形成する。カウンタ２の分周比は、ラッチメモ
リ４に後述の手段で外部入力同期信号の周波数に対応し
た分周比として書込むことにより、外部入力同期信号の
周波数が変化してもその変化に追随するようにする。比
較器３の出力は外部入力同期信号に同期しており、その
パルス出力でＣＲＴ偏向用の鋸歯状波発生回路を駆動す
る。
以下第１図と共に、詳しく動作を述べる。
原発振器１は例えば１４ 、３１８１８ ＭＨｚで発振
させておく。分周器は、１２ビ７トのカウンタ２で１／
４０９６まで分周でき、１／４０９６に分周した特約３
４９６．６Ｈｚとなる。１／４０９５の時は３４９６．
５Ｈｚ となり、約１．０Ｈｚ の刻みになる。１５．
７５曲付近で考えると、１／９１０の分周比で１５．７
３４ｉ、１／９０９分で１５．７５２ｋｌｂとなり、約
１８Ｈｚの刻みとなる。また、１／３２０で４４．７４
４ｉ 。
させておく。分周器は、１２ビ７トのカウンタ２で１／
４０９６まで分周でき、１／４０９６に分周した特約３
４９６．６Ｈｚとなる。１／４０９５の時は３４９６．
５Ｈｚ となり、約１．０Ｈｚ の刻みになる。１５．
７５曲付近で考えると、１／９１０の分周比で１５．７
３４ｉ、１／９０９分で１５．７５２ｋｌｂとなり、約
１８Ｈｚの刻みとなる。また、１／３２０で４４．７４
４ｉ 。
１／３１９で４４．８８５１＆となり、この部分では約
１４０Ｈｚの刻みとなる。仮に、この回路で１’５ｋＨ
ｚ〜４５ｋＦ＆の範囲をカバーするものとすれば、外部
入力同期信号に対して最大１５０Ｈｚ以下の差となる。
１４０Ｈｚの刻みとなる。仮に、この回路で１’５ｋＨ
ｚ〜４５ｋＦ＆の範囲をカバーするものとすれば、外部
入力同期信号に対して最大１５０Ｈｚ以下の差となる。
１６０Ｈｚの差は１４ＭＨｚの原発振で考えると４８韮
の差になる。即ち、１４．３１８１８ＭＨｚに対して４
８ｋｌｚずらせば４４，８８５曲と４４．７４４晶の差
を同一分周比で吸収してＰＬＬループで安定に動作させ
得る。現実には、４８ｋＨｚの半分の２４匹変化させれ
ばよい。一般の水晶発振回路ではＱが高くて１〜２ｋｌ
（２以上変化させることは現実的でないので、原発振を
１０倍して１４０ＭＨｚとすれば、比率的に同じになる
。ここでは、動作原理説明の為に水晶発振回路が±２４
曲変化して安定に働くものとする。同期バッフ７回路１
８で外部入力同期信号をφ１の如く１席程度の幅とし、
この同期信号でカウンタ２をリセットし、発振出力を例
えば１ ／９１０に分周し、次のφ１でカウンタ２の出
力をラッチメモリ４ヘロードする。同時にφ１で再びカ
ウンタ２がクリアされ、以降、カウンタ２の出力とラッ
チメモリ４の内容を比較器３で比較して一致した時にカ
ウンタ２をクリアし、カウンタ２の２”出力の前縁パル
スとφ１とで、ＦＦＳによりＰＬＬ位相検波し、原発振
器１の発振周波数の１／９１０分周出力とφ１とを位相
同期させるようにＬＰＦ６、バッファアンプ７、原発振
器１、カウンタ２、比較器３がＰＬＬ回路として働く。
の差になる。即ち、１４．３１８１８ＭＨｚに対して４
８ｋｌｚずらせば４４，８８５曲と４４．７４４晶の差
を同一分周比で吸収してＰＬＬループで安定に動作させ
得る。現実には、４８ｋＨｚの半分の２４匹変化させれ
ばよい。一般の水晶発振回路ではＱが高くて１〜２ｋｌ
（２以上変化させることは現実的でないので、原発振を
１０倍して１４０ＭＨｚとすれば、比率的に同じになる
。ここでは、動作原理説明の為に水晶発振回路が±２４
曲変化して安定に働くものとする。同期バッフ７回路１
８で外部入力同期信号をφ１の如く１席程度の幅とし、
この同期信号でカウンタ２をリセットし、発振出力を例
えば１ ／９１０に分周し、次のφ１でカウンタ２の出
力をラッチメモリ４ヘロードする。同時にφ１で再びカ
ウンタ２がクリアされ、以降、カウンタ２の出力とラッ
チメモリ４の内容を比較器３で比較して一致した時にカ
ウンタ２をクリアし、カウンタ２の２”出力の前縁パル
スとφ１とで、ＦＦＳによりＰＬＬ位相検波し、原発振
器１の発振周波数の１／９１０分周出力とφ１とを位相
同期させるようにＬＰＦ６、バッファアンプ７、原発振
器１、カウンタ２、比較器３がＰＬＬ回路として働く。
さて、実際の動作を２つに分けて考える。先ず、φ１の
位相（周波数）が比較器３の出力と一致していない時に
は、抜取ゲート１３の出力φ２とφ１は第２図中のｔｌ
。〜ｔ２１の如くなる。ここではφ２の繰り返しがφ１
よりも高い周波数とする。比較器３の出力はφ２の中央
で発生し、抜取ゲート１３を構成すＦＦ１２は、カウン
タの「ｏ」又は「１」出力パルスと適当間隔、例えば「
３２」カウント目「ｅ４」カウント目のパルスがカロえ
られて、セット、リセットされ、比較器３の一致出力発
生は「１６」又は「３２」クロック労連れて発生する。
位相（周波数）が比較器３の出力と一致していない時に
は、抜取ゲート１３の出力φ２とφ１は第２図中のｔｌ
。〜ｔ２１の如くなる。ここではφ２の繰り返しがφ１
よりも高い周波数とする。比較器３の出力はφ２の中央
で発生し、抜取ゲート１３を構成すＦＦ１２は、カウン
タの「ｏ」又は「１」出力パルスと適当間隔、例えば「
３２」カウント目「ｅ４」カウント目のパルスがカロえ
られて、セット、リセットされ、比較器３の一致出力発
生は「１６」又は「３２」クロック労連れて発生する。
この目的の為に、カウンタ２の出力を例えば「３２」カ
ウント分だけ減じてラッチメモリ４ヘメモリする。
ウント分だけ減じてラッチメモリ４ヘメモリする。
このようにすれば、同期状態では第２図Ｔ１゜に示すφ
１ と同じ位相で比較器３の出力が得られる。
１ と同じ位相で比較器３の出力が得られる。
こうすることによ如カウンタ２をリセットする点が変化
しても抜取ゲートパルスは常に比較器３の出力を中央に
はさんだ６４ビツト巾（又は３２ピツト巾）になる。
しても抜取ゲートパルスは常に比較器３の出力を中央に
はさんだ６４ビツト巾（又は３２ピツト巾）になる。
さて、同期していない時は、φ２とφ１の関係は第２図
ｔ１゜〜ｔ２１の如くであり、殆どすべてのφ１が麗ゲ
〜ト１２を通る。へρ低レベルの期間内にφ１が含まれ
てもすぐ（例えば１秒以内）にφ１はφメ低レベル期間
から外れるので、カウンタ１１はφ、を５ｅカウントす
る。φ１が６４個来る迄にカウンタ１１でφ１を６６個
数えると、カウンタ１１の出力φｓ” Ｔｏｌで高レベ
ルとなる。即ちカウンタ１１はφ１の前縁を数えるもの
とすると、第２図Ｔ０１の如くφ１の前縁を除く部分は
φ３が高レベルの為にＮ■ゲート１ｏを通過してφ４と
な、９、ＤＲゲート９を通り、カウンタ２をクリアする
。φ４越φ１と殆ど同位相（後縁はゲートの遅れを無視
すれば同じ）であり、カウンタ２はここからφ１ に同
期して分周を開始する。一方、Ｔｏ１以前では第２図の
如く、カウンタ２の分周に対応して比較器３の出力が得
られ、これにより鋸歯状波発生回路１９でφ８の如き偏
向用の鋸歯状波を発生している。Ｔｏ１カラの動作につ
いては鋸歯状波発生回路１９の構成によって種々考えら
れるが、ここでは第２図Ｔ１１付近に示す如くｔア、〜
ｔ０１分だけ鋸歯状波の最大点が続くものとする。φ４
の後縁で（１＋Δ）Ｈ巾（Ｈは水平走査期間、このＨの
値はφ１により変わる）のパルス発生回路１７をトリガ
ーする。従って、次のφ１（Ｔ１゜）でＡＮＤゲート１
６の出力にφ−５現われ、φ６によりラッチメモリ４に
その時のカウンタ２の値をロードする。φ６の巾は原発
振器１の発振の１周期より短かくすることが望ましい。
ｔ１゜〜ｔ２１の如くであり、殆どすべてのφ１が麗ゲ
〜ト１２を通る。へρ低レベルの期間内にφ１が含まれ
てもすぐ（例えば１秒以内）にφ１はφメ低レベル期間
から外れるので、カウンタ１１はφ、を５ｅカウントす
る。φ１が６４個来る迄にカウンタ１１でφ１を６６個
数えると、カウンタ１１の出力φｓ” Ｔｏｌで高レベ
ルとなる。即ちカウンタ１１はφ１の前縁を数えるもの
とすると、第２図Ｔ０１の如くφ１の前縁を除く部分は
φ３が高レベルの為にＮ■ゲート１ｏを通過してφ４と
な、９、ＤＲゲート９を通り、カウンタ２をクリアする
。φ４越φ１と殆ど同位相（後縁はゲートの遅れを無視
すれば同じ）であり、カウンタ２はここからφ１ に同
期して分周を開始する。一方、Ｔｏ１以前では第２図の
如く、カウンタ２の分周に対応して比較器３の出力が得
られ、これにより鋸歯状波発生回路１９でφ８の如き偏
向用の鋸歯状波を発生している。Ｔｏ１カラの動作につ
いては鋸歯状波発生回路１９の構成によって種々考えら
れるが、ここでは第２図Ｔ１１付近に示す如くｔア、〜
ｔ０１分だけ鋸歯状波の最大点が続くものとする。φ４
の後縁で（１＋Δ）Ｈ巾（Ｈは水平走査期間、このＨの
値はφ１により変わる）のパルス発生回路１７をトリガ
ーする。従って、次のφ１（Ｔ１゜）でＡＮＤゲート１
６の出力にφ−５現われ、φ６によりラッチメモリ４に
その時のカウンタ２の値をロードする。φ６の巾は原発
振器１の発振の１周期より短かくすることが望ましい。
又、この時、ラッチメモリ４へはカウンタ２の値を例え
ば「３２」カウント分だけ減じてロードする。
ば「３２」カウント分だけ減じてロードする。
Ｔ、。から鋸歯状波発生回路１９の出力の鋸歯状波もφ
１に同期した波形となる。
１に同期した波形となる。
一度同期がＴ１゜でかかると、後はφ１と同一周期の鋸
歯状波となる。
歯状波となる。
さて、Ｔ１４．Ｔｌｏについて詳しく述べると、Ｔｏｌ
でカウンタ２をφ４でリセットする時ラッチメモリ４ク
リアし、その出力を全部に高レベルにすると、Ｔｌｏで
は比較器３の出力は現われない。
でカウンタ２をφ４でリセットする時ラッチメモリ４ク
リアし、その出力を全部に高レベルにすると、Ｔｌｏで
は比較器３の出力は現われない。
従ってＴｌｏでは比較器３の出力は現われず、カウンタ
２はφ６でクリアされる。カウンタ２のクリアがφ４．
φ６の後縁で行われるものとすると、φ６の高レベルの
期間（例えば５０ ｎ５ｅＣ〜１００ｎｓｅｃ）に、前
述の減算（カウンタ２の出力から「３２」カウントを減
らす）を終了すればよく、これはハードロジックでは可
能である。従って、Ｔ１゜でのφ６によシラフチメモリ
４ヘカウンタ２のデータが減算されて書込まれた後、そ
の次のＴ２１からは第２図Ｔ１１の位置から抜取りゲー
トφ２が形成され、ＡＮＤゲート１２の入力を阻止する
。カウンタ１１は”０１から最大８パルス（φ１の８個
分）の間高レベルとなるが、カウンタ１４の６４パルス
目の出力でクリアされると、以降カウンタ１１は同期が
正常な限りＡＮＤゲート１２の出力が無いのでカウント
せず、カウンタ１１の出力は低レベルである。仮にＴｏ
ｌの次から垂直帰線期間（ＶＢＬ）になったとすると、
カウンタ２がφ１の％の周期のパルスでクリアされるが
、いずれ正常な状態に戻る。
２はφ６でクリアされる。カウンタ２のクリアがφ４．
φ６の後縁で行われるものとすると、φ６の高レベルの
期間（例えば５０ ｎ５ｅＣ〜１００ｎｓｅｃ）に、前
述の減算（カウンタ２の出力から「３２」カウントを減
らす）を終了すればよく、これはハードロジックでは可
能である。従って、Ｔ１゜でのφ６によシラフチメモリ
４ヘカウンタ２のデータが減算されて書込まれた後、そ
の次のＴ２１からは第２図Ｔ１１の位置から抜取りゲー
トφ２が形成され、ＡＮＤゲート１２の入力を阻止する
。カウンタ１１は”０１から最大８パルス（φ１の８個
分）の間高レベルとなるが、カウンタ１４の６４パルス
目の出力でクリアされると、以降カウンタ１１は同期が
正常な限りＡＮＤゲート１２の出力が無いのでカウント
せず、カウンタ１１の出力は低レベルである。仮にＴｏ
ｌの次から垂直帰線期間（ＶＢＬ）になったとすると、
カウンタ２がφ１の％の周期のパルスでクリアされるが
、いずれ正常な状態に戻る。
又、前記の最大８個のパルスは、φ４．φ８ 及び比較
器３の出力と同一位相であるから、ＯＲゲート９の出力
としてはφ４．φ６或は比較器３の出力が僅かに広がっ
た程度であり、影響は無い。
器３の出力と同一位相であるから、ＯＲゲート９の出力
としてはφ４．φ６或は比較器３の出力が僅かに広がっ
た程度であり、影響は無い。
以上述べた如く構成すれば、１６〜４５ｋＨｚの間の任
意の周波数に同期した安定なパルスが得られる。
意の周波数に同期した安定なパルスが得られる。
なお、同期引込までは第２図ｔ１゜〜ｔア、の如き関係
が続くが、通常、ＣＲＴディスプレイのフィールド周波
数は６０ Ｈ４度であるから１〜２秒以内にＴｏｌにな
って引込まれる。
が続くが、通常、ＣＲＴディスプレイのフィールド周波
数は６０ Ｈ４度であるから１〜２秒以内にＴｏｌにな
って引込まれる。
第３図にφ１を基準にした時の、Ｔｏ１以降のタイミン
グをまとめて示す。φ１のパルス巾を５０ｎＳｅＣとし
、原発振器１の発振周波数を１４．３１８１８ＭＨｚと
すると、原発振器１の出力の１パルスの巾は約７０ｎＳ
ｅＣであるので、第３図の場合ばＰ２〜Ｐ１１が７５Ｌ
式となるが、これで動作が不適当ならばＰ２〜Ｐ７（即
ちφ１の巾）を４０ｎＳｅＣとすれば、Ｐ２〜Ｐ１１は
６５ ｎ５ｅｃとなる。Ｐ、−Ｐ５ｎｓｅｃ刻み、Ｐ５
〜Ｐ６は３０ｎｓｅＣ２Ｐ６〜Ｐ１゜は６ｎｃ４１ミ、
Ｐ１ｏ〜Ｐ１１は１０ ｎ５ｅＣ間隔である。前述の如
く、カウンタ２の出力はφ４（或はφ６）の後縁Ｐ１ｏ
でクリアされ、Ｐｌｌで出力は「０」となり、一方
ラッチメモリ４はＰ６からカウンタ２のデータを減算し
、例えばＰｌ。で、 −その減算結果がメモリされる。
グをまとめて示す。φ１のパルス巾を５０ｎＳｅＣとし
、原発振器１の発振周波数を１４．３１８１８ＭＨｚと
すると、原発振器１の出力の１パルスの巾は約７０ｎＳ
ｅＣであるので、第３図の場合ばＰ２〜Ｐ１１が７５Ｌ
式となるが、これで動作が不適当ならばＰ２〜Ｐ７（即
ちφ１の巾）を４０ｎＳｅＣとすれば、Ｐ２〜Ｐ１１は
６５ ｎ５ｅｃとなる。Ｐ、−Ｐ５ｎｓｅｃ刻み、Ｐ５
〜Ｐ６は３０ｎｓｅＣ２Ｐ６〜Ｐ１゜は６ｎｃ４１ミ、
Ｐ１ｏ〜Ｐ１１は１０ ｎ５ｅＣ間隔である。前述の如
く、カウンタ２の出力はφ４（或はφ６）の後縁Ｐ１ｏ
でクリアされ、Ｐｌｌで出力は「０」となり、一方
ラッチメモリ４はＰ６からカウンタ２のデータを減算し
、例えばＰｌ。で、 −その減算結果がメモリされる。
ＰｌもつとＰ５に近くても支障は無い。比較器３の出力
はφ１に対して相対的に±５ｎＳｅＣぐらいジッタがあ
る。実際はφ１がジッタしている事が多い。
はφ１に対して相対的に±５ｎＳｅＣぐらいジッタがあ
る。実際はφ１がジッタしている事が多い。
次ニ、（１＋Δ）Ｈ幅パルス発生回路１７の構成につい
て補足する。回路１７を例えば第４図の如く構成し、φ
４の後縁でＦＦ１７Ｆをセットし、そのＱ出力をＯＲゲ
ー）１７Ｇへ加え、次のφ１で単安定マルチバイブレー
タ１７Ｍをトリガーする。
て補足する。回路１７を例えば第４図の如く構成し、φ
４の後縁でＦＦ１７Ｆをセットし、そのＱ出力をＯＲゲ
ー）１７Ｇへ加え、次のφ１で単安定マルチバイブレー
タ１７Ｍをトリガーする。
時刻Ｔ。１ではＦＦ１７Ｆ’のＱが低レベルの為、φ１
ではトリガーされずＴｌｏでトリガーされる。
ではトリガーされずＴｌｏでトリガーされる。
単安定マルチバイブレータ（ＭＭ）１７ＭのＱ出力をバ
ッファ回路１７Ｒで遅延させ、ＮＡＮＤゲート１７Ａで
ＭＭｌ ７ＭのＱ出力の後縁で細い負パルスを得る。こ
れでＦＦ１７Ｆをリセットすれば、ＯＲゲート１７Ｇの
出力は（１＋Δ）Ｈのパルス巾となシ、Δは単安定マル
チバイブレータ１７Ｍのパルス巾で決まる。
ッファ回路１７Ｒで遅延させ、ＮＡＮＤゲート１７Ａで
ＭＭｌ ７ＭのＱ出力の後縁で細い負パルスを得る。こ
れでＦＦ１７Ｆをリセットすれば、ＯＲゲート１７Ｇの
出力は（１＋Δ）Ｈのパルス巾となシ、Δは単安定マル
チバイブレータ１７Ｍのパルス巾で決まる。
次に比較器３とラッチメモリ４について、第６図により
補足する。カウンタ出力はハードロジックの減算回路４
Ｃで常に減算（ｒ３２Ｊカウント分減する）されており
、その出力をラッチメモリ４Ｍにφ６の後縁でロードす
る。比較器３Ｃの出力は正しい分周比よシ３２クロック
分少ない所で高レベルの出力となり、これを３２ビツト
シフトレジスタ３Ｓで遅延させるので、シフトレジスタ
３Ｓの出力は正規の分周比の時に出力される。
補足する。カウンタ出力はハードロジックの減算回路４
Ｃで常に減算（ｒ３２Ｊカウント分減する）されており
、その出力をラッチメモリ４Ｍにφ６の後縁でロードす
る。比較器３Ｃの出力は正しい分周比よシ３２クロック
分少ない所で高レベルの出力となり、これを３２ビツト
シフトレジスタ３Ｓで遅延させるので、シフトレジスタ
３Ｓの出力は正規の分周比の時に出力される。
一方抜取ゲート１３へは比較器３Ｃの比較出力（１ビッ
ト幅）が加えられてその後縁でそのＦＦがセットされ、
カウンタ２の３２ビツト目の反転出力（負パルス）でそ
のＦＦがリセットされてφ２が得られる。
ト幅）が加えられてその後縁でそのＦＦがセットされ、
カウンタ２の３２ビツト目の反転出力（負パルス）でそ
のＦＦがリセットされてφ２が得られる。
鋸歯状波発生回路１９の一例を第６図に示す。
比較器３の出力をインバータ１９Ｒで反転し、ＰＬＬ検
波器用のフリップフロップ１９Ｆをリセットする。一方
、発振器１９Ｓの出力をカウンタ１９Ｃで１／２５６分
周し、カウンタ１９Ｃの出力をＤ／Ａコンバータ１９Ｄ
に加えて、鋸歯状波出力を形成する。カウンタ１９Ｃの
分周出力中、インバータ１９Ｒの出力と丁度位相が１８
ｄ′ずれる出力（１２８ビツト目の出力）を細い負パル
スとして取り出して、ＦＦ１９Ｆをセントする。位相ロ
ックするとＦＦ１９ＦのＱ出力のデユーティ比が６０％
になり、発振器１９８の周波数が一定値（φ１の２６６
倍）になる。１９Ａはバッファアンプ、１９Ｌはローパ
スフィルタ（Ｉ、ＰＦ）でアル。
波器用のフリップフロップ１９Ｆをリセットする。一方
、発振器１９Ｓの出力をカウンタ１９Ｃで１／２５６分
周し、カウンタ１９Ｃの出力をＤ／Ａコンバータ１９Ｄ
に加えて、鋸歯状波出力を形成する。カウンタ１９Ｃの
分周出力中、インバータ１９Ｒの出力と丁度位相が１８
ｄ′ずれる出力（１２８ビツト目の出力）を細い負パル
スとして取り出して、ＦＦ１９Ｆをセントする。位相ロ
ックするとＦＦ１９ＦのＱ出力のデユーティ比が６０％
になり、発振器１９８の周波数が一定値（φ１の２６６
倍）になる。１９Ａはバッファアンプ、１９Ｌはローパ
スフィルタ（Ｉ、ＰＦ）でアル。
発明の効果
このように本発明によれば水平周波数が２倍以上もの大
巾に異なる外部入力同期信号に対して連続的にしかも安
定に位相引込して発振出力を得ることができ、時定数の
切換を不要にでき、しかも、外部入力同期信号が一瞬途
絶えても正常に動作し又外部入力同期信号にインパルス
ノイズが加わっても無視できて安定した発振出力を得る
ことができる。
巾に異なる外部入力同期信号に対して連続的にしかも安
定に位相引込して発振出力を得ることができ、時定数の
切換を不要にでき、しかも、外部入力同期信号が一瞬途
絶えても正常に動作し又外部入力同期信号にインパルス
ノイズが加わっても無視できて安定した発振出力を得る
ことができる。
第１図は本発明の一実施例の周波数制御回路のブロック
図、第２図はその動作説明のだめの波形図、第３図はそ
の波形の部分拡大波形図、第４図。 第６図、第６図はその一部の詳細回路図である。 １・・・・・・原発振器、２・・・・・・カウンタ、３
・・・・・・比較器、４・・・・・・ラッチメモリ、Ｓ
・・・・・・ＰＬＬ検波用のフリップフロップ、６・・
・・・・ローパスフィルタ（ＬＰＦ）、７・・・・・・
バッフ７アンプ、８・・・・・・反転器、９・・・・・
、ＯＲゲート、１ｏ・・・・・・ＡＮＤゲート、１１・
・・・・・カウンタ、１２・・・・・・ＡＮＤゲート、
１３・・・・・・抜取ゲート発生回路、１４・・・・・
・カウンタ、１５・・・・・・ＡＮＤゲート、１８・・
・・・・反転器、１７・・・・・・パルス発生器、１８
・・・・・・バック７アンプ、１９・・・・・・鋸歯状
波発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
因 第３図 第４図 １７尺 第 ５ 図 第６図
図、第２図はその動作説明のだめの波形図、第３図はそ
の波形の部分拡大波形図、第４図。 第６図、第６図はその一部の詳細回路図である。 １・・・・・・原発振器、２・・・・・・カウンタ、３
・・・・・・比較器、４・・・・・・ラッチメモリ、Ｓ
・・・・・・ＰＬＬ検波用のフリップフロップ、６・・
・・・・ローパスフィルタ（ＬＰＦ）、７・・・・・・
バッフ７アンプ、８・・・・・・反転器、９・・・・・
、ＯＲゲート、１ｏ・・・・・・ＡＮＤゲート、１１・
・・・・・カウンタ、１２・・・・・・ＡＮＤゲート、
１３・・・・・・抜取ゲート発生回路、１４・・・・・
・カウンタ、１５・・・・・・ＡＮＤゲート、１８・・
・・・・反転器、１７・・・・・・パルス発生器、１８
・・・・・・バック７アンプ、１９・・・・・・鋸歯状
波発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
因 第３図 第４図 １７尺 第 ５ 図 第６図
Claims (2)
- （１）ＰＬＬループを構成する発振回路を水晶発振回路
で構成し、その発振出力を分周する分周器の分周比を外
部入力同期信号の周波数に合わせてプリセットするよう
にしたことを特徴とする周波数制御回路。 - （２）外部入力同期信号の位相と発振出力を分周した出
力の位相との位相差が一定値以上になった時にのみ前記
外部入力同期信号により、分周器をリセットするように
したことを特徴とする特許請求の範囲第１項記載の周波
数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276309A JPH088650B2 (ja) | 1985-12-09 | 1985-12-09 | 周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276309A JPH088650B2 (ja) | 1985-12-09 | 1985-12-09 | 周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136174A true JPS62136174A (ja) | 1987-06-19 |
| JPH088650B2 JPH088650B2 (ja) | 1996-01-29 |
Family
ID=17567657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276309A Expired - Lifetime JPH088650B2 (ja) | 1985-12-09 | 1985-12-09 | 周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088650B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992013332A1 (en) * | 1991-01-29 | 1992-08-06 | Seiko Epson Corporation | Apparatus for processing video image |
| US5422678A (en) * | 1991-01-29 | 1995-06-06 | Seiko Epson Corp. | Video processor for enlarging and contracting an image in a vertical direction |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930370A (ja) * | 1982-08-12 | 1984-02-17 | Victor Co Of Japan Ltd | 同期信号処理回路 |
| JPS5972280A (ja) * | 1982-09-13 | 1984-04-24 | ア−ルシ−エ− コ−ポレ−ション | 外部同期信号と所定の位相関係で内部同期信号を生成する装置 |
| JPS61154072U (ja) * | 1985-03-15 | 1986-09-24 |
-
1985
- 1985-12-09 JP JP60276309A patent/JPH088650B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930370A (ja) * | 1982-08-12 | 1984-02-17 | Victor Co Of Japan Ltd | 同期信号処理回路 |
| JPS5972280A (ja) * | 1982-09-13 | 1984-04-24 | ア−ルシ−エ− コ−ポレ−ション | 外部同期信号と所定の位相関係で内部同期信号を生成する装置 |
| JPS61154072U (ja) * | 1985-03-15 | 1986-09-24 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992013332A1 (en) * | 1991-01-29 | 1992-08-06 | Seiko Epson Corporation | Apparatus for processing video image |
| US5422678A (en) * | 1991-01-29 | 1995-06-06 | Seiko Epson Corp. | Video processor for enlarging and contracting an image in a vertical direction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088650B2 (ja) | 1996-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0467372B2 (ja) | ||
| JP3331894B2 (ja) | Ｐｌｌ回路 | |
| JPS62136174A (ja) | 周波数制御回路 | |
| JP2836555B2 (ja) | Ｐｌｌ回路 | |
| JPH07120942B2 (ja) | Ｐｌｌ回路 | |
| JPH10256908A (ja) | 周波数シンセサイザ | |
| JPH05199498A (ja) | クロツク発生回路 | |
| JPH04301926A (ja) | Ｐｌｌ回路 | |
| JPS6333739B2 (ja) | ||
| JPS60223224A (ja) | 位相同期回路 | |
| JPS60109330A (ja) | Ｐｌｌ回路 | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| JPH07120944B2 (ja) | Ｐｌｌ回路 | |
| JPH07302072A (ja) | 耐ノイズ，高速引込形ディスプレイ用位相同期回路 | |
| JPS6342522A (ja) | 位相同期ル−プ回路 | |
| JPH01174977A (ja) | 動作検出装置 | |
| JPS5918894B2 (ja) | デジタル位相同期回路 | |
| JPH0632561B2 (ja) | Ｐｗｍ信号切換装置 | |
| JPH02135892A (ja) | バーストゲートパルス発生回路 | |
| JPH08274628A (ja) | デジタルｐｌｌ | |
| JPH0442617A (ja) | Ｐｌｌ回路 | |
| JPH03113975A (ja) | クロック発生回路 | |
| JPH03175739A (ja) | クロック位相制御回路 | |
| JPS6269775A (ja) | 同期安定化回路 | |
| JPS62295517A (ja) | 同期発振回路 |