JPS60223224A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号再生機器に用いることのできる位
相同期回路に関するものである。

従来例の構成とその問題点 近年、デジタルオーディオ機器が普及し始め、再生信号
からクロックを抽出する位相同期回路が重要視されてい
る。

以下図面を参照しながら従来の位相同期回路について説
明する。第１図は従来の位相同期回路のブロック図であ
シ、１はエツジ検出器、２はローパスフィルタ（ＬＰＦ
と略称する。）、３は電圧制御発振器（ＶＣＯと略称す
る。）、４は分周器６は位相比較器で、エツジ検出器１
と分周器４の出力が位相比較器５に入力され、その出力
がＬＰＦ２を通してＶＣＯ３に入力され、ＶＣＯ３の出
力が分周器４に入力される構成である。

以上のように構成された位相同期回路についてその動作
を以下に説明する。入力信号工は第２図Ｉで示される如
くのデジタル信号であシ、これにクロックＣを以下のよ
うに位相同期させる。先ず、エツジ検出器１により、入
力信号Ｉの立上シ及び下りエツジを検出し、門りロック
巾のエツジ検出パルスＤを発生する。

エツジ検出器の構成としては、例えば第４図に示す如く
の微分器を利用可能である。第４図において、１１は抵
抗Ｒ１２はコンデンサＣ５１３は排他的論理和ゲートで
あり、入カニはτ−Ｃ−Ｒで定められる時間だけ遅れて
排他論理和ゲート１３に入力され、自身との排他論理和
かとられるので、エツジが来る度にパルス巾でのパルス
を出力し、第２図りのエツジ検出パルスが得られる。

−位相比較器６は、例えば排他論理和ゲートを用いるこ
とが可能で、上記エツジ検出器１の出方とクロックＣの
排他論理和をとることにより、その出力Ｐは第２図Ｐの
如くになる。

今、入力ＩとクロックＣが正しく位相同期していれば、
入カニのエツジは時間的にクロックＣの立下シエッジと
立上シェッジの中間となシ、位相比較器出力ＰをＬＰＦ
２で積分したものは一定の電圧となる。しかし、第２図
に示す如く、クロックＣの位相が進むと位相比較器出力
Ｐのハイのパルス巾が細くなり、これを積分したＬＰＦ
３の出力電圧は下る。従ってＶＣＯａの発振周波数は下
り、この出力を分周して得られるクロックＣの位相は遅
れて、正しい位相同期点にもどる。

クロックＣの位相が遅れた場合も、上記と同様にして、
正しい位相同期が行われる。

しかしながら、上記のような構成においては、エツジ検
出器は正確に壺りロック巾のパルスを発生しないと、位
相比較器出力のＰのデユーティを、６０％に保てず、同
期範囲が非対称になシ、同期外れを生じやすくなる。

又、位相比較器として排他論理和ゲートなどを用いたい
わゆる乗算型のものでは、その位相比較特性は、第３図
に示す如くになる。第３図に於て横軸は位相差、縦軸は
位相比較出力であり、入力！とクロックＣの位相差が出
会π（即ち、＋クロック）以上になると、位相比較出力
は減少し、強い帰還がかからなくなる。と云う問題点を
有していた・発明の目的 本発明の目的は、エツジ検出器の出力パルス巾を正確に
会クロックにする必要がなく、かつ、位相比較特性をい
わゆるのこぎり波特性に改善して同期はずれの生じ麹く
い位相比較器を用いることによシ、デジタル信号再生機
器の再生性能を改善することを可能とする位相同期回路
を提供することである。

発明の構成 本発明の位相同期回路は、入力信号の立上シエッジ及び
立下シエッジを検出するエツジ検出器と、上記エツジ検
出器の出力とクロックとの位相を比較する位相比較器と
、上記位相比較器の出力を積分スルローパスフィルタと
、上記ローパスフィルタの出力電圧により発振周波数を
制御される電圧制御発振器と、上記電圧制御発振器の出
力を分周して上記りＣｌツクを出力する分周器とによシ
構成され、上記位相比較器は、上記エツジ検出器の出力
によりセットされ上記クロックの立下りエツジによシリ
セットされる第１の７リツプフロツプと、上記第１の７
リツプ７０ツブがセットされている間第」の電圧を出力
する第１のスイッチ回路と、上記第１のフリップフロッ
プの出力を上記クロックの立下シエッジでラッチする第
２の７リツプフロツプと、上記第２の７リツプ７０ツブ
がセットされている期間でかつ上記クロックがノ・イの
間第２の電圧を出力する第２のスイッチ回路とによ多構
成したものであり、これによシ、位相比較をフリップフ
ロップで行うことにより、正確に壺クロックｒｊｙのパ
ルスを必要とせず、のこぎ９波特性の位相比較器を実現
し、位相同期回路の特性を改善するものである。

実施例の説明 以下本発明の一実施例について、図面を参照しながら説
明する。

第５図は本発明の一実施例における位相同期回路のブロ
ック図を示すものである。第５図において、５は位相比
較器、６及び７はフリップフロップ、８は論理積ゲート
、９及び１ｏはスイッチ回路である。他の構成要素は従
来例と同一であシ、第１の７リノプフロツプ６の出力で
第１のスイッチ回路を開閉し、第２のノリツブフロップ
７の出力とクロックＣとの論理積で第２のスイッチ回路
を開閉するものである。

以上のように構成された本実施例の位相同期回路につい
て以下その動作を説明する。まず、入カニの立上り及び
立下シエッジをエツジ検出回路１で検出し、第６図りに
示すエツジ検出ノ（ルスＤを発生する。エツジ検出回路
としては第４図に示したものと同様の回路で実現可能で
ある。本実施例においては、エツジ検出）くルスＤの巾
は舎クロックである必要はなく、細いほど好ましい。

エツジが検出されると、第１のフリップフロップ６がセ
ットされ、次に来るクロックＣの立下りエツジでリセッ
トされる。その間、第１の７リツプフロツプ６の出力は
第１のスイッチ回路９を閉じて正の電圧ＶＤを、第６図
Ｐで示す如く出力する・第１のフリップフロップ６がリ
セットされる瞬間に、第２のノリツブフロップ７がセッ
トされ次に来るクロックＣの立下シエツジでリセットさ
れる。この第２のフリップ７０ノブ７の出力とクロック
Ｃの論理積が論理積ゲート８でとられ、第６図り及びＰ
で示す如く、上記圧の電圧ＶＤが出力された後に、舎ク
ロック間、第すのスイッチ回路１０が閉じられ、零電位
の電圧が出力される。

今、入カニとクロックＣが正しく位相同期していれば、
入力Ｉの立上り又は立下りエツジはクロックＣの立上シ
エソジと時間的に一致しており、位相比較器５の出力Ｐ
の正の電圧のパルス巾と、負の電圧のパルス巾は等しく
なり、これをローパスフィルタ２で積分すると、一定の
電圧になり、この電圧で電圧制御発振器３は一定の周波
数の信号を発振し、その出力を分周器４が分周して正し
く位相同期されたクロックＣを出力する。

次に、第６図に示す如く、クロックＣの位相が進むと、
位相比較器５の出力Ｐの正の電圧のパルス巾が狭くなり
、これをローパスフィルタ２で積分するとその出力電圧
は下り、電圧制御発振器３の発振周波数は下って、これ
を分周器４で分周すると、クロックＣの位相は遅れ、再
び正しく位相同期される。

クロックＣの位相が遅れた場合も上記と同様にして、位
相を進める様に帰還がかかり、正しく位相同期される。

この位相比較器の位相比較特性を示すと第７図の如くの
こぎり波特性となる。第７図において横軸は位相差であ
シ、縦軸は位相比較出力である。

本実施例の場合、位相差が大きくなる程、位相比較出力
は大きくなシ、強い帰還がかかる。

以上のように本実施例によれば、位相比較器を第１及び
第２の７リツプ７０ツブと、第１及び第２のスイッチ回
路で構成したことにより、正確に門りロック巾のエツジ
検出パルスを必要とせず、のこぎり波特性の位相比較器
を実現している。

次に本発明の他の実施例について図面を参照しながら説
明する。

第８図は本発明の他の実施例における位相同期回路の位
相比較器のブロック図である。第８図において、６は位
相比較器、１１及び１２はノリツブフロップ、１３は論
理和の否定ゲー）（ＮＯＲゲートと略称する。）、９及
び１ｏはスイッチ回路であり、フリップフロップ１１及
び１２がクロックＣの立上りエツジで動作することが上
記第１の実施例と異る。

以上のように構成された本実施例の位相同期回路につい
て以下その動作を説明する。位相比較器５以外の構成及
び動作は上記第１の実施例と同じである。位相比較器５
は上記の如く、第１及び第２の７リノプフロツプがクロ
ックＣの立上シエッジで動作するので、第１のスイッチ
回路は入力Ｉの立上り又は立下りエツジとその直後のク
ロックＣの立上りエツジとの間の期間閉じられ、正の電
圧を出力し、第２のスイッチ回路１０Ｆｉ、上記正の電
圧出力後でクロックＣがローの期間、第９図Ｐに示す如
く零電位の電圧を出力する。

従って、本実施例においては正しく位相同期が行われて
いれば、入カニの立上シ又は立下シエッジはクロックＣ
の立下りエツジと時間的に一致しており、クロックＣの
位相が進み又は遅れると、第７図に示したものと同一の
位相比較特性を示す。

以上のように本実施例によれば、位相比較器にクロック
の立上シエツジで動作する第１及び第２のフリップフロ
ップとＮＯＲゲートを用いることにより、第１の実施例
と同じ作用を実現している。

なお、上の第１及び第２の実施例では、第１のスイッチ
回路は正の電圧を出力し、第２のスイッチ回路は零電位
の電圧を出力したが、この出力電圧は正と零電位の電圧
に限定されるものではなく第１のスイッチ回路で出力さ
れる電量と、第２のスイッチ回路で出力される電圧とが
異っていて、第７図に示す位相比較特性を実現できるも
のであれば何でもよい。たとえば、一般的に、互いに異
る第１及び、第２の電圧を用いることができる。

さらに、本実施例では、分周器を用いたが、この分周器
の分周数は一定の値に限定されるものではなく、電圧制
御発振器の発振周波数を正しいクロック周波数に分局で
きるものなら何でも良く、電圧制御発振器の発掘周波数
に依存する。たとえば、発振周波数がクロック周波数に
等しければ、分局数は１分の１となシ、分周器は不要と
なる。

発明の効果 以上の説明から明らかなように、本発明は位相比較器を
第１及び第２の７リツプ７０ソツと、その出力で制御さ
れる第１及び第２のスイッチ回路で構成しているので、
入力信号のエツジ検出パルス巾を正確に傘にする必要が
なく、のこぎり波特性の位相比較器を実現でき、精度を
要しない回路部品で位相同期回路の性能を改善できると
云う優れた効果が得られる。その効果によυ、本発明の
位相同期回路をデジタルオーディオ機器に用いれば、そ
の再生特性を改善できると云う効果カニ得られる。

さらに、第１及び第２のフリップ７０ツブをクロックの
立上レエノジで動作するもので構成しても同様の効果が
得られる。

【図面の簡単な説明】

第１図は従来の位相同期回路のブロック図、第２図はそ
の動作説明の為のタイミング図、第３図はその位相比較
特性図、第４図は従来のエツジ検出器の回路図、第６図
は本発明の一実施例における位相同期回路のブロック図
、第６図はそのタイミング図、第７図はその位相比較特
性図、第８図は本発明の他の実施例における位相比較器
のフ゛ロック図、第９図はそのタイミング図である。 １・・・・・・エツジ検出器、２・・・・・・ローノく
スフィルタ、３・・・・・・電圧制御発振器、４・・・
・・・分周器、６・・・・・・位相比較器、６，７，１
１．１２・・・・・・クリップ７０ツブ、８・・・・・
・論理積ゲート、９，１０・・・・・・スイッチ回路、
１３・・・・・・Ｎｏ）ｌゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 Ｐ 第４図 第６図

Claims (1)

【特許請求の範囲】
1. （１）入力信号の立上シエッジ及び立下シエッジを検出
   するエツジ検出器と、上記エツジ検出器の出力とクロッ
   クとの位相を比較する位相比較器と、上記位相比較器の
   出力を積分するローパスフィルタと、上記ローパスフィ
   ルタの出力電圧によシ発振周波数を制御される電圧制御
   発振器と、上記電圧制御発振器の出力を分周して上記ク
   ロックを出力する分周器とによ多構成され、上記位相比
   較器は、上記エツジ検出器の出力によりセットされ上記
   クロックの立下りエツジによりリセットされる第１のフ
   リップフロップと、上記第１のフリップフロップがセン
   トされている間第１の電圧を出力する第１のスイッチ回
   路と、上記第１の７リツプフロノプの出力を上記クロッ
   クの立下りエツジでラッチする第２の７リソプンロツプ
   と、上記第２の７リツプフロツプがセットされている期
   間でかつ上記クロックがハイの間第２の電圧を出力する
   第２のスイッチ回路とにより構成されることを特徴とす
   る位相同期回路。 ＠）位相比較器は、エツジ検出器の出力によシセットさ
   れ、クロックの立上りエツジでリセットされる第１の７
   リツプ２０ツブと、上記第１のクリップフロップがセッ
   トされている間第１の電圧を出力する第１のスイッチ回
   路と、上記第１の７リツプフロツプの出力を上記クロッ
   クの立上シエッジでラッチする第２のノリツブフロップ
   と、上記第２の７リツプフロツプがセットされている期
   間でかつ上記クロックがローの間第２の電圧を出力する
   第２のスイッチ回路とによ多構成されることを特徴とす
   る特許請求の範囲第（１）項記載の位相同期回路。