JPH05110428A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH05110428A JPH05110428A JP3266218A JP26621891A JPH05110428A JP H05110428 A JPH05110428 A JP H05110428A JP 3266218 A JP3266218 A JP 3266218A JP 26621891 A JP26621891 A JP 26621891A JP H05110428 A JPH05110428 A JP H05110428A
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- JP
- Japan
- Prior art keywords
- output
- signal
- frequency
- vco
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 同期時間を短くしかつ周波数引き込み範囲を
広くする。 【構成】 入力信号を２n 分周して出力する２n 分周器
１１と、出力切換器６の出力１４をデータ、入力信号を
クロックとするＤ−ＦＦ８と、出力切換器６の出力をデ
ータ、インバータ１０の出力１８をクロックとするＤ−
ＦＦ９と、２n 分周器１１の２n-1 分周出力２１と２n
分周器１１の出力１３を２入力とするＮＯＲゲート２３
と、ＮＯＲゲート出力２２、Ｄ−ＦＦ８の出力１６及び
Ｄ−ＦＦ９出力１７の出力を３入力とするＡＮＤゲート
７とにより構成された３／２π検出器１により、２n 分
周器５の出力の正反出力を出力切換器６で切り換える。
この切り換えにより同期時間を短くしかつ周波数引き込
み範囲を広帯域にする。
広くする。 【構成】 入力信号を２n 分周して出力する２n 分周器
１１と、出力切換器６の出力１４をデータ、入力信号を
クロックとするＤ−ＦＦ８と、出力切換器６の出力をデ
ータ、インバータ１０の出力１８をクロックとするＤ−
ＦＦ９と、２n 分周器１１の２n-1 分周出力２１と２n
分周器１１の出力１３を２入力とするＮＯＲゲート２３
と、ＮＯＲゲート出力２２、Ｄ−ＦＦ８の出力１６及び
Ｄ−ＦＦ９出力１７の出力を３入力とするＡＮＤゲート
７とにより構成された３／２π検出器１により、２n 分
周器５の出力の正反出力を出力切換器６で切り換える。
この切り換えにより同期時間を短くしかつ周波数引き込
み範囲を広帯域にする。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期回路に関し、
特に、位相引き込み時間の高速化及び周波数引き込み範
囲の広帯域化を可能とした位相同期回路に関する。
特に、位相引き込み時間の高速化及び周波数引き込み範
囲の広帯域化を可能とした位相同期回路に関する。
【０００２】
【従来の技術】従来の位相同期回路としては、図４に示
すような回路が知られている。図４において、位相同期
回路は、入力信号１１２と出力信号１１５の位相差を検
出するＥＸ−ＯＲ型位相比較器１０２と、ＥＸ−ＯＲ型
位相比較器１０２の出力１１３から直流成分を抽出する
ループフィルタ１０３と、ループフィルタ１０３の出力
１１４により発振周波数を制御されるＶＣＯ１０４を有
している。ＶＣＯ１０４は制御信号１１４に応じた発振
周波数の信号１１５を出力する。
すような回路が知られている。図４において、位相同期
回路は、入力信号１１２と出力信号１１５の位相差を検
出するＥＸ−ＯＲ型位相比較器１０２と、ＥＸ−ＯＲ型
位相比較器１０２の出力１１３から直流成分を抽出する
ループフィルタ１０３と、ループフィルタ１０３の出力
１１４により発振周波数を制御されるＶＣＯ１０４を有
している。ＶＣＯ１０４は制御信号１１４に応じた発振
周波数の信号１１５を出力する。
【０００３】入力信号１１２が系に加えられると、位相
比較器１０２は、入力信号１１２の位相をＶＣＯ出力１
１５の位相と比較して両信号の周波数と位相差に応じた
誤差信号１１３を発生する。この誤差電圧１１３は、ル
ープフィルタ１０３により高周波分がカットされ、ＤＣ
成分の信号（制御電圧）１１４がＶＣＯ１０４に加えら
れる。このようにして、制御電圧１１４は入力信号１１
２とＶＣＯ出力信号１１５の間の周波数差を低減する方
向にＶＣＯ１０４の周波数を変える。
比較器１０２は、入力信号１１２の位相をＶＣＯ出力１
１５の位相と比較して両信号の周波数と位相差に応じた
誤差信号１１３を発生する。この誤差電圧１１３は、ル
ープフィルタ１０３により高周波分がカットされ、ＤＣ
成分の信号（制御電圧）１１４がＶＣＯ１０４に加えら
れる。このようにして、制御電圧１１４は入力信号１１
２とＶＣＯ出力信号１１５の間の周波数差を低減する方
向にＶＣＯ１０４の周波数を変える。
【０００４】この一連の動作を繰り返してＶＣＯ出力信
号１０４は入力信号１１２に同期する。
号１０４は入力信号１１２に同期する。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の位相同期回路（ＰＬＬ）では、位相比較器によって
入力信号とＶＣＯ出力の位相差のみを検出し、ＶＣＯに
帰還をかけているので、入力信号とＶＣＯ出力の周波数
が異なるときに位相差が０〜２πの間を回り続け、位相
比較器の出力電圧は正出力、負出力の変化を繰り返し、
直流成分が表われないことがある。このために、このＰ
ＬＬの構成では入力信号とＶＣＯ出力との周波数が異な
るときにＶＣＯの制御電圧を位相比較器の出力電圧で制
御できず、同期がとれないという課題があった。
来の位相同期回路（ＰＬＬ）では、位相比較器によって
入力信号とＶＣＯ出力の位相差のみを検出し、ＶＣＯに
帰還をかけているので、入力信号とＶＣＯ出力の周波数
が異なるときに位相差が０〜２πの間を回り続け、位相
比較器の出力電圧は正出力、負出力の変化を繰り返し、
直流成分が表われないことがある。このために、このＰ
ＬＬの構成では入力信号とＶＣＯ出力との周波数が異な
るときにＶＣＯの制御電圧を位相比較器の出力電圧で制
御できず、同期がとれないという課題があった。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な位相同
期回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な位相同
期回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＰＬＬ回路は、従来のＰＬＬ回路の構
成に対し、２n 分周器と、２つのＤ−フリップフロップ
回路と、インバータと、ＮＯＲゲート、ＡＮＤゲートに
よって構成された位相差検出回路、及びこの位相差検出
回路からの制御信号を受けてＶＣＯ出力の正反を切り換
える２n 分周器付切換器とを備えて構成される。
に、本発明に係るＰＬＬ回路は、従来のＰＬＬ回路の構
成に対し、２n 分周器と、２つのＤ−フリップフロップ
回路と、インバータと、ＮＯＲゲート、ＡＮＤゲートに
よって構成された位相差検出回路、及びこの位相差検出
回路からの制御信号を受けてＶＣＯ出力の正反を切り換
える２n 分周器付切換器とを備えて構成される。
【０００８】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００９】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【００１０】図１を参照するに、本発明に係る位相同期
回路の一実施例においては、入力信号を２n 分周して出
力する２n 分周器１１と、出力切換器６の出力１４をデ
ータ、入力信号をクロックとするＤ−フリップフロップ
（以下Ｄ−ＦＦと略記する）８と、出力切換器６の出力
をデータ、インバータ１０の出力１８をクロックとする
Ｄ−ＦＦ９と、２n 分周器１１の２n-1 分周出力２１と
２n 分周器１１の出力を２入力とするＮＯＲゲート２３
と、ＮＯＲゲート２３の出力２２、Ｄ−ＦＦ８の出力１
６、Ｄ−ＦＦ９の出力１７を３入力とするＡＮＤゲート
７とにより構成された３／２π検出器１により、２n 分
周器５の出力の正反出力を出力切換器６で切り換えてい
る。
回路の一実施例においては、入力信号を２n 分周して出
力する２n 分周器１１と、出力切換器６の出力１４をデ
ータ、入力信号をクロックとするＤ−フリップフロップ
（以下Ｄ−ＦＦと略記する）８と、出力切換器６の出力
をデータ、インバータ１０の出力１８をクロックとする
Ｄ−ＦＦ９と、２n 分周器１１の２n-1 分周出力２１と
２n 分周器１１の出力を２入力とするＮＯＲゲート２３
と、ＮＯＲゲート２３の出力２２、Ｄ−ＦＦ８の出力１
６、Ｄ−ＦＦ９の出力１７を３入力とするＡＮＤゲート
７とにより構成された３／２π検出器１により、２n 分
周器５の出力の正反出力を出力切換器６で切り換えてい
る。
【００１１】次に図２の各部の信号波形により、本発明
の動作について詳細に説明する。
の動作について詳細に説明する。
【００１２】図２では入力信号１２の周波数がＶＣＯ出
力信号１９の周波数よりも低い場合を示している（ｎ＝
４）。
力信号１９の周波数よりも低い場合を示している（ｎ＝
４）。
【００１３】入力信号１２とＶＣＯ出力信号１９をそれ
ぞれ２n 分周により４分周された出力１３と１４の位相
差が３／２πとなる点を検出することを目的としたもの
が本発明である。
ぞれ２n 分周により４分周された出力１３と１４の位相
差が３／２πとなる点を検出することを目的としたもの
が本発明である。
【００１４】２n 分周器１１の出力１３と２n 分周器１
１の２n-1 分周波形２１のＮＯＲをＮＯＲゲート２３に
よりとることにより、その出力波形２２は位相差が３／
２π〜２π区間のみ“Ｈ”レベルとなる。
１の２n-1 分周波形２１のＮＯＲをＮＯＲゲート２３に
よりとることにより、その出力波形２２は位相差が３／
２π〜２π区間のみ“Ｈ”レベルとなる。
【００１５】さらにこのとき入力信号１２とその反転信
号１８により、切換器６の出力波形１４のエッジを検出
することにより、Ｄ−ＦＦ出力１６、１７が“Ｈ”レベ
ルになったときが３／２π点となる。
号１８により、切換器６の出力波形１４のエッジを検出
することにより、Ｄ−ＦＦ出力１６、１７が“Ｈ”レベ
ルになったときが３／２π点となる。
【００１６】また３／２π検出時点で切換制御信号１５
により出力信号１４は反転される。
により出力信号１４は反転される。
【００１７】これにより、ＶＣＯ出力信号１９の周波数
は低くなる方向に帰還がかけられ、出力信号１３と１４
の信号の同期がとれ、さらに入出力信号１２と出力信号
１９の同期がとれる。
は低くなる方向に帰還がかけられ、出力信号１３と１４
の信号の同期がとれ、さらに入出力信号１２と出力信号
１９の同期がとれる。
【００１８】図３に本実施例の位相差とループフィルタ
出力電圧の関係図を示す。３／２π点でＶＣＯ出力を反
転させるために、π／２〜３／２πまたは−π／２〜π
／２で動作することになる。
出力電圧の関係図を示す。３／２π点でＶＣＯ出力を反
転させるために、π／２〜３／２πまたは−π／２〜π
／２で動作することになる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
入力信号とＶＣＯ出力信号の位相差３／２πを検出し、
ＶＣＯの出力を２n 分周器付切換器によって反転させる
のでＶＣＯを制御するループフィルタ出力は常にＶＣＯ
周波数を入力信号の周波数に近づけようするものとな
り、同期時間が短くなるという効果が得られ、従来に比
べ同期時間は１／１０に短縮される。
入力信号とＶＣＯ出力信号の位相差３／２πを検出し、
ＶＣＯの出力を２n 分周器付切換器によって反転させる
のでＶＣＯを制御するループフィルタ出力は常にＶＣＯ
周波数を入力信号の周波数に近づけようするものとな
り、同期時間が短くなるという効果が得られ、従来に比
べ同期時間は１／１０に短縮される。
【００２０】さらに本発明によれば、周波数引き込み範
囲を広くするという効果も得られる。
囲を広くするという効果も得られる。
【００２１】本発明によればまた、周波数引き込み範囲
は１／２ｆｏから２ｆｏまで広がる（ここでｆｏは入力
信号の基本周波数である）。
は１／２ｆｏから２ｆｏまで広がる（ここでｆｏは入力
信号の基本周波数である）。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】図１に示した実施例の各部における信号波形図
である。
である。
【図３】本実施例の位相差とループフィルタ出力電圧の
関係図である。
関係図である。
【図４】従来例のブロック図である。
【図５】従来例の位相差とループフィルタ出力電圧の関
係図である。
係図である。
１…３／２π検出器 ２…位相比較器 ３…ループフィルタ ４…ＶＣＯ ５、１１…２n 分周器 ６…出力切換器 ７…ＡＮＤゲート ８、９…Ｄ−フリップフロップ回路 １０…インバータ １２…入力信号 １３…２n 分周器出力 １４…出力切換器出力 １５…ＡＮＤゲート出力 １６…第１のＤ−フリップフロップ出力 １７…第２のＤ−フリップフロップ出力 １８…インバータ出力 １９…ＶＣＯ出力 ２０…出力端子 ２１…２n-1 分周出力 ２２…ＮＯＲゲート出力 ２３…ＮＯＲゲート １１２…入力端子 １０２…ＥＸ−ＯＲ型位相比較器 １０３…ループフィルタ １０４…ＶＣＯ １１３…ＥＸ−ＯＲ型位相比較器出力 １１４…ループフィルタ出力 １１５…ＶＣＯ出力
Claims (1)
- 【請求項１】 ＥＸ−ＯＲ型位相比較器、ループフィル
タ、ＶＣＯで構成される位相同期回路において、入力信
号を第１の２n 分周器の入力とし、該２n 分周器の出力
をＥＸ−ＯＲ型位相比較器の第１の入力に接続し、かつ
ＶＣＯの出力を正反両出力を有する第２の２n 分周器に
接続し、かつ該第２の分周器の正反両出力を２入力信号
切換器のそれぞれの入力とし、該切換器の出力を前記位
相比較器の第２の入力とし、入力信号をクロック入力に
接続し前記切換器の出力をデータ入力に接続した第１の
Ｄ−フリップフロップ回路と、入力信号のインバータを
介した反転信号をクロック入力に接続し前記切換器の出
力をデータ入力に接続した第２のＤ−フリップフロップ
回路と、第１の２n 分周器の出力、前記第１の２n 分周
器の２n-1 分周出力を２入力とするＮＯＲゲートとを有
し、かつ該ＮＯＲゲートの出力、前記第１のＤ−フリッ
プフロップ回路の出力及び前記第２のＤ−フリッフロッ
プ回路の出力を３入力とする３ＡＮＤゲートの出力が前
記切換器の切換制御信号入力に接続されることを特徴と
する位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266218A JPH05110428A (ja) | 1991-10-15 | 1991-10-15 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266218A JPH05110428A (ja) | 1991-10-15 | 1991-10-15 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110428A true JPH05110428A (ja) | 1993-04-30 |
Family
ID=17427904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266218A Pending JPH05110428A (ja) | 1991-10-15 | 1991-10-15 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110428A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065688A1 (en) * | 2001-02-16 | 2002-08-22 | Fujitsu Limited | Timing extracting circuit of optical receiver using frequency clock that is half the data transmission rate, and duty shift adaptive circuit of optical transceiver |
| JP2011120247A (ja) * | 2010-12-13 | 2011-06-16 | Fujitsu Ltd | データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 |
| CN103051333A (zh) * | 2013-01-15 | 2013-04-17 | 苏州磐启微电子有限公司 | 一种快速锁定的锁相环 |
-
1991
- 1991-10-15 JP JP3266218A patent/JPH05110428A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065688A1 (en) * | 2001-02-16 | 2002-08-22 | Fujitsu Limited | Timing extracting circuit of optical receiver using frequency clock that is half the data transmission rate, and duty shift adaptive circuit of optical transceiver |
| US7643601B2 (en) | 2001-02-16 | 2010-01-05 | Fujitsu Limited | Timing extraction circuit for use in optical receiver that uses clock of frequency equal to one half of data transmission rate, and duty cycle deviation handling circuit for use in optical transmitter and receiver |
| JP4754159B2 (ja) * | 2001-02-16 | 2011-08-24 | 富士通株式会社 | データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 |
| JP2011120247A (ja) * | 2010-12-13 | 2011-06-16 | Fujitsu Ltd | データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 |
| CN103051333A (zh) * | 2013-01-15 | 2013-04-17 | 苏州磐启微电子有限公司 | 一种快速锁定的锁相环 |
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