JPH08213900A

JPH08213900A - 位相比較回路とそれを用いたｐｌｌ回路

Info

Publication number: JPH08213900A
Application number: JP7019053A
Authority: JP
Inventors: Satoshi Hisamatsu; 智久松
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-02-07
Filing date: 1995-02-07
Publication date: 1996-08-20

Abstract

(57)【要約】【目的】基準信号Ｐ１と比較信号Ｐ２のパルス占有率
に依存せずに、信号Ｐ１，Ｐ２間の位相差を検出する。【構成】 D-FF５１は、信号Ｐ２をクロックとして
“Ｈ”と“Ｌ”が交互に繰り返される信号を正相出力端
子Ｑから出力する。D-FF５２が信号Ｐ１をクロックとし
て、D-FF５１の逆相出力端子Ｑ／から出力される信号の
レベルをラッチする。これにより、各D-FF５１，５２の
出力信号は、信号Ｐ１及びＰ２のパルス占有率に依存し
ないものとなる。EX-OR ５３は、各D-FF５１，５２の出
力信号を比較し、信号Ｐ１及びＰ２の位相差に対応する
位相差検出信号ｏｕｔ５を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル的な位相比較
回路と、それを用いて周波数追尾を行うＰＬＬ（Phase
Locked Loop ）回路に関するものである。

【０００２】

【従来の技術】従来のＰＬＬ（Phase Locked Loop ）等
に用いられるデジタル的な位相比較回路には、排他的論
理和ゲート（以下、EX-OR ゲートという）を用いたEX-O
R 型や、リセットセットフリップフロップ（以下、RS-F
F という）を用いたRS-FF 型等がある。また、アナログ
的なものとしては、遅延回路を用いた位相比較回路があ
る。図２は、従来のEX-OR 型位相比較回路を示す回路図
である。この位相比較回路は、基準信号Ｐ１と比較信号
Ｐ２とが入力される２入力のEX-OR ゲート１を備え、そ
のEX-OR ゲート１の出力端子から位相差検出信号ｏｕｔ
１が出力される構成である。即ち、EX-OR １ゲートは、
信号Ｐ１と信号Ｐ２の位相差を検出し、その位相差を表
すパルス幅を位相差検出信号ｏｕｔ１として出力する。
２つの信号Ｐ１，Ｐ２の位相差が零のとき、位相差検出
信号ｏｕｔ１は最小の“Ｌ”となり、位相差がπのとき
位相差検出信号ｏｕｔ１のレベルは最大の“Ｈ”とな
る。また、各信号Ｐ１，Ｐ２の位相差がπ／２のとき、
それら信号Ｐ１，Ｐ２のうちの一方の入力が断たれる
と、出力される位相差検出信号ｏｕｔ１には、パルス占
有率５０％のパルスが形成される。

【０００３】図３は、従来のRS-FF 型位相比較回路を示
す回路図である。このRS-FF 型位相比較回路は、２つの
２入力ＡＮＤゲート２，３と、RS-FF ４とを備えてい
る。ＡＮＤゲート２の一方の入力端子に基準信号Ｐ１が
入力され、他方の入力端子にはRS-FF ４の正相出力端子
Ｑが接続されている。ＡＮＤゲート３の一方の入力端子
には比較信号Ｐ２が入力され、他方の入力端子がRS-FF
４の逆相出力端子Ｑ／に接続されている。各ＡＮＤゲー
ト２，３の出力端子は、RS-FF ４のセット端子Ｓ及びリ
セット端子Ｒにそれぞれ接続され、例えばRS-FF ４の正
相出力端子Ｑから、位相差検出信号ｏｕｔ２が出力され
る構成となっている。各信号Ｐ１，Ｐ２のレベル変化に
よってRS-FF ４がリセットとセットを繰り返し、位相差
検出信号ｏｕｔ２にはその各信号Ｐ１，Ｐ２の位相差に
対応したパルスが形成される。信号Ｐ１，Ｐ２の位相差
がπのとき、位相差検出信号ｏｕｔ２には、パルス占有
率５０％のパルスが形成される。

【０００４】図４は、従来の遅延回路を用いた位相比較
回路を示す回路図である。この位相比較回路は、入力さ
れた基準信号Ｐ１のレベルを反転するインバータ５と、
該インバータ５の出力側に接続された遅延素子６と、信
号Ｐ１と遅延素子６の出力の論理を求めるＮＡＮＤゲー
ト７と、該ＮＡＮＤゲート７の出力をプリセット端子Ｐ
Ｒに入力すると共に、比較信号Ｐ２をクロック端子ＣＫ
に入力する遅延型フリップフロップ（以下、D-FFとい
う）８とを、備えている。D-FF８の逆相出力端子Ｑ／
が、該D-FF８のデータ端子Ｄに接続され、正相出力端子
Ｑから位相差検出信号ｏｕｔ３が出力される構成となっ
ている。ＮＡＮＤゲート７は、信号Ｐ１と、インバータ
５及び遅延素子６を介した信号との否定論理積を求め
る。D-FF８はＮＡＮＤゲート７の出力によってプリセッ
トされる。このプリセットによって、強制的に出力端子
Ｑのレベル、即ち、位相差検出信号ｏｕｔ３のレベルが
“Ｈ”となる。プリセットの後の信号Ｐ２の立ち上がり
で、D-FF８は出力端子Ｑ／のレベルをラッチし、位相差
検出信号ｏｕｔ３のレベルが“Ｌ”となる。このように
して、位相差検出信号ｏｕｔ３が形成され、各信号Ｐ
１，Ｐ２の位相差がπのとき、該位相差検出信号ｏｕｔ
３にはパルス占有率５０％のパルスが形成される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
位相比較回路おいては、次のような課題があった。即
ち、EX-OR 型位相比較回路における位相差検出信号ｏｕ
ｔ１は、基準信号Ｐ１及び比較信号Ｐ２のパルス占有率
にそれぞれ依存する。そのため、各信号Ｐ１，Ｐ２のパ
ルス幅をそれぞれ管理する必要がある。また、信号Ｐ１
の周波数が信号Ｐ２の２の整数倍或いはその逆数倍にな
った際、位相差検出信号ｏｕｔ１からは正確な位相比較
出力が得られないという課題がある。そのため、ＰＬＬ
回路にEX-OR 型位相比較回路を用いるときに、信号Ｐ１
の周波数が信号Ｐ２の２の整数倍或いはその逆数倍であ
ることを検出する必要がある。図５は、従来の位相比較
回路を用いたＰＬＬ回路を示す構成ブロック図である。
ＰＬＬ回路は、位相比較回路１０と、基準信号Ｐ１と比
較信号Ｐ２を入力とする位相比較回路１０と、低域通過
フィルタ２０と、電圧制御発振器３０と、分周回路４０
とを備えている。位相比較回路１０の出力側が低域通過
フィルタ２０にの入力側接続され、その低域通過フィル
タ２０の出力側が電圧制御発振器３０の入力側に接続さ
れている。電圧制御発振器３０の出力側は、分周回路４
０の入力側に接続され、その分周回路４０から出力され
る比較信号Ｐ２が位相比較回路１０に帰還入力されてい
る。

【０００６】位相比較回路１０に信号Ｐ１が入力される
と、その位相比較回路１０では、２つの信号Ｐ１，Ｐ２
の位相差を検出し、該位相差に応じた位相差検出信号ｏ
ｕｔ１０を低域通過フィルタ２０に与える。低域通過フ
ィルタ２０が位相差検出信号ｏｕｔ１０を平滑化した直
流電圧信号Ｖを生成すると、電圧制御発振器３０がその
信号Ｖに対応する周波数ｆで発振する。分周回路４０
は、電圧制御発振器４０の発振周波数ｆを分周して信号
Ｐ２を生成し、その信号Ｐ２を位相比較回路１０へ帰還
する。このＰＬＬ回路を自走周波数、即ち基準信号Ｐ１
が断たれたときの電圧制御発振器４０における発振周波
数ｆを中心周波数ｆ₀にしたい場合がある。RS-FF 型位
相比較回路では、２つの信号Ｐ１，Ｐ２のうちの一方が
断たれると、位相差検出信号ｏｕｔ２が、“Ｈ”または
“Ｌ”レベルに固定される。そのため、ＰＬＬ回路に図
３のRS-FF 型位相比較回路を用いた場合、自走周波数が
中心周波数ｆ₀と異なってしまう。また、図４のような
遅延回路を用いた位相比較回路では、信号Ｐ１に対する
遅延量をアナログ的に生成するため、遅延素子６の調整
を行う必要があり、効率的ではなかった。

【０００７】

【課題を解決するための手段】第１の発明は、上記課題
を解決するために、基準信号と比較信号間との位相差を
検出する位相比較回路において、次のようなトグル手
段、ラッチ手段、及びゲート手段を備えている。トグル
手段は、前記比較信号をクロックとして入力し“Ｈ”レ
ベルと“Ｌ”レベルが交互に繰り返される信号を出力す
るものである。ラッチ手段は、前記基準信号をクロック
として入力し前記トグル手段の第１出力信号として前記
トグル手段の反転した信号の“Ｈ”レベルまたは“Ｌ”
レベルをラッチするものである。さらに、ゲート手段
は、前記トグル手段の第１出力信号とは逆相の第２出力
信号と前記ラッチ手段の出力信号とを比較して前記位相
差を検出するものである。第２の発明では、第１の発明
のトグル手段及びラッチ手段を、フリップフロップ（以
下、ＦＦという）でそれぞれ構成し、ゲート手段を、EX
-OR ゲートまたは排他的否定論理和ゲート（以下、EX-N
ORゲートという）で構成している。第３の発明は、ＰＬ
Ｌ回路において、比較信号と外部から入力される基準信
号とを比較する第１または第２の発明の位相比較回路
と、前記位相比較回路の出力信号を平滑化した直流信号
を生成する低域通過フィルタと、前記直流信号に基づい
た発振周波数で発振し、該発振周波数に対応した前記比
較信号を前記位相比較器に帰還する制御発振手段とを、
備えている。第４の発明では、第３の発明の制御発振手
段を、電圧制御型発振器または電流制御型発振器で構成
している。

【０００８】

【作用】第１及び第２の発明によれば、以上のように位
相比較回路を構成したので、比較信号のレベル変化に同
期して“Ｈ”レベルと“Ｌ”レベルが交互に繰り返され
た信号が、トグル手段で生成される。このトグル手段で
生成された信号は、比較信号の位相に対応するものであ
り、パルス占有率とは関係のないものとなる。トグル手
段の第１出力信号の“Ｈ”レベルまたはそれを反転した
“Ｌ”レベルが、基準信号に同期してラッチ手段によっ
てラッチされる。ラッチ手段の出力信号も、基準電圧の
パルス占有率とは、関係のないものとなる。トグル手段
の第１出力信号とは逆相の第２出力信号とラッチ手段の
出力信号がゲート手段で比較され、基準信号と比較信号
の位相差が検出される。ここで、例えば基準信号が断た
れた場合、ラッチ手段の出力信号は“Ｈ”または“Ｌ”
レベルに固定される。トグル手段の出力信号とラッチ手
段の固定された出力信号とが、ゲート手段で比較され
る。この比較によって、トグル手段の出力信号における
“Ｈ”レベルと“Ｌ”レベルに対応した位相比較出力が
得られる。第３及び第４の発明によれば、制御発振手段
から帰還された比較信号と入力信号である基準信号との
間の位相差が、第１または第２の位相比較回路によって
検出される。位相比較回路の検出結果に基づいた直流信
号が、低域通過フィルタによって生成され、その直流信
号に応じた周波数で制御発振手段が発振する。この発振
周波数に対応した比較信号は、位相比較回路に帰還され
る。この一連の動作が繰り返されることにより、基準信
号の周波数及び位相と、制御発振手段の発振周波数及び
その位相とが一致する。従って、前記課題を解決できる
のである。

【０００９】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す位相比較回路の回
路図である。この位相比較回路５０は、基準信号Ｐ１と
比較信号Ｐ２との間の位相差を検出する回路であり、ト
グル手段であるD-FF５１と、ラッチ手段あるD-FF５２
と、ゲート手段である２入力EX-OR ゲート５３とを備え
ている。例えば、D-FF５１のクロック端子ＣＫには信号
Ｐ２が入力され、D-FF５２のクロック端子ＣＫには信号
Ｐ１が入力される構成になっている。D-FF５１の逆相出
力端子Ｑ／は、該D-FF５１のデータ入力端子Ｄに接続さ
れている。そのため、D-FF５１は信号Ｐ２の例えば立ち
上がりエッジに同期してラッチ動作を行い、正相出力端
子Ｑからは“Ｈ”レベルと“Ｌ”レベルを繰り返した信
号が出力される構成となっている。D-FF５１の逆相出力
端子Ｑ／は、D-FF５２のデータ入力端子Ｄに接続されて
いる。D-FF５１及びD-FF５２の各正相出力端子Ｑが、EX
-OR ゲート５３の２つの入力端子にそれぞれ接続されて
いる。

【００１０】図６は、図１の動作を示すタイムチャート
であり、この図を参照しつつ、図１の位相比較回路の動
作を説明する。信号Ｐ２をクロックとしているので、D-
FF５１はその信号Ｐ２の立ち上がりに同期して該D-FF５
１の逆相出力端子Ｑ／のレベルを取り込み、図６のよう
に、該D-FF５１の正相出力端子Ｑから、“Ｈ”レベルと
“Ｌ”レベルが交互に繰り返される第２出力信号が出力
される。D-FF５１の逆相出力端子Ｑ／からは、その正相
出力端子Ｑの“Ｈ”レベルまたは“Ｌ”レベルを反転し
た第１出力信号が得られる。これら“Ｈ”レベルと
“Ｌ”レベルの繰り返し周期は信号Ｐ２の周期であり、
その信号Ｐ２のパルス占有率とは関係のないものとな
る。D-FF５２は、D-FF５１の逆相出力端子Ｑ／から出力
される“Ｈ”レベルまたは“Ｌ”レベルを、信号Ｐ１の
立ち上がりエッジに同期してラッチする。EX-OR ゲート
５３は、D-FF５１及びD-FF５２の正相出力端子Ｑからそ
れぞれ出力される“Ｈ”レベルまたは“Ｌ”レベルの排
他的論理和を求めて位相差を検出する。排他的論理和を
求めた結果が、位相差検出信号ｏｕｔ５として出力され
る。

【００１１】図７は、図１において信号Ｐ１と信号Ｐ２
の位相差がπのときのタイムチャートである。例えば、
信号Ｐ１の立ち上がりエッジから位相がπずれた点に、
信号Ｐ２の立ち上がりエッジの位相が一致している場
合、図７のように、D-FF５１とD-FF５２の各正相出力信
号は互いに位相がπずれた状態となる。そのため、EX-O
R ５３から出力される位相差検出信号ｏｕｔ５は、パル
ス占有率５０％のパルス信号となる。信号Ｐ１の立ち上
がりエッジから位相がπずれた点に対して、信号Ｐ２の
立ち上がりエッジの位相が遅れた場合、位相差検出信号
ｏｕｔ５における“Ｈ”レベルの期間が増加する。ま
た、信号Ｐ２の立ち上がりエッジの位相が進んだ場合、
“Ｌ”レベルの期間が増加する。図８は、図１において
信号Ｐ１の周波数が信号Ｐ２の２倍のときのタイムチャ
ートである。例えば、図２のEX-OR 型位相比較回路にお
いては、信号Ｐ１の周波数が信号Ｐ２の周波数の２倍
で、それらが図８のようなタイミングで入力された場
合、EX-OR １の出力信号は、パルス占有率が５０％とな
ってしまう。即ち、周波数がずれているにもかかわら
ず、同期を示す信号がEX-OR １から出力されてしまう。
ＰＬＬ回路に位相比較回路を用いた場合、希望する周波
数以外でも、同期する可能性がある。これに対し、本実
施例では、図８に示すようにD-FF５２の出力信号が不定
となるタイミングが発生するため、トータル的な位相差
検出信号ｏｕｔ５のパルス占有率は５０％とはならな
い。

【００１２】以上のように、本実施例では、各信号Ｐ
１，Ｐ２をそれぞれクロックとするD-FF５１，５２を介
して、EX-OR ５３で位相差検出信号ｏｕｔ５を求める構
成にしているので、各信号Ｐ１，Ｐ２におけるパルス占
有率に依存しない位相差検出信号ｏｕｔ５３が得られ
る。その上、信号Ｐ１の周波数が信号Ｐ２の周波数の２
の整数倍またはその逆数倍の時に、位相差検出信号Ｏｕ
ｔ５３がパルス占有率５０％にならないようにすること
ができる。さらに、例えば信号Ｐ１が断たれた場合に
は、位相差検出信号Ｏｕｔ５３のパルス占有率を５０％
とすることができる。第２の実施例図９は、本発明の第２の実施例を示すもので、第１の実
施例の位相比較回路５０を用いたＰＬＬ回路の構成ブロ
ック図である。このＰＬＬ回路は、基準信号Ｐ１と比較
信号Ｐ２を入力とする図１の位相比較回路５０と、低域
通過フィルタ６０と、制御発振手段である電圧制御型発
振器７０と、分周回路８０とを備えている。位相比較回
路５０の出力側は低域通過フィルタ６０の入力側に接続
され、その低域通過フィルタ６０の出力側が電圧制御型
発振器７０の入力側に接続されている。電圧制御型発振
器７０の出力側は分周回路８０の入力側に接続され、該
分周回路８０の出力側が、位相比較回路５０の入力側に
帰還接続されている。

【００１３】このようなＰＬＬ回路の動作について、そ
の概略を説明する。外部の装置から位相比較回路５０に
基準信号Ｐ１が入力されると、第１の実施例に示した動
作で、位相比較回路５０はその信号Ｐ１と分周回路８０
から帰還された比較信号Ｐ２との位相差を検出する。位
相差に対応する位相差検出信号Ｏｕｔ５が低域通過フィ
ルタ６０に与えられる。低域通過フィルタ６０は位相差
検出信号ｏｕｔ５を平滑化した直流電圧Ｖを生成し、電
圧制御型発振器７０がその直流電圧Ｖに対応する周波数
ｆで発振する。分周回路８０は、電圧制御型発振器７０
の出力信号を分周することによって発振周波数ｆに対応
した信号Ｐ２を生成し、祖の信号Ｐ２を位相比較回路５
０に帰還する。これら一連の動作が繰り返され、信号Ｐ
１の周波数及び位相が追尾される。そのため、電圧制御
型発振器７０における発振周波数ｆ及び位相は、信号Ｐ
１の周波数及び位相にロックされる。

【００１４】以上のように、本実施例では、第１の実施
例の位相比較回路５０を用いてＰＬＬ回路を構成してい
る。そのため、例えば信号Ｐ１の入力が断たれた場合、
位相比較回路５０から出力される位相差検出信号ｏｕｔ
５におけるパルス占有率が５０％となり、電圧制御型発
振器７０の発振周波数ｆは、中心周波数ｆ₀となる。よ
って、信号Ｐ１の入力が再開されたときに、電圧制御型
発振器７０の発振周波数ｆがロックされるまでの時間が
短縮される。また、電圧制御型発振器７０に接続された
外部の装置において、信号Ｐ１の入力が断たれた場合で
も、この電圧制御型発振器７０が一定の中心周波数ｆ₀
で発振することが望ましい場合がある。本実施例では、
こういった要求のあるＰＬＬ回路に対応することができ
る。

【００１５】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。（１）第１の実施例では、トグル手段をD-FF５１で、
ラッチ手段をD-FF５２でそれぞれ構成しているが、それ
らの手段を、トグル型ＦＦ、ＪＫ型ＦＦ等の他のＦＦ、
あるいはそれ以外の回路で構成することも可能である。（２）第１の実施例では、ゲート手段をEX-OR ５３で
構成しているが、それをEX-NOR等の他の回路で構成して
もよく、それによって位相差に対応した位相比較結果が
得られる。（３）第２の実施例では、分周回路８０を介して電圧
制御型発振器７０から位相比較回路５０に帰還する構成
にしているが、用途によっては分周回路８０の省略が可
能であり、電圧制御型発振器７０から直接、位相比較回
路に比較信号Ｐ２を帰還する構成にしてもよい。（４）第２の実施例では、制御発振手段を電圧制御型
発振器７０で構成しているが、低域通過フィルタ６０で
直流電流を生成する構成にすれば、電流制御型発振器を
用いてもよく、それによって所望の発振周波数ｆが得ら
れる。

【００１６】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、トグル手段、ラッチ手段、及びゲー
ト手段を備えているので、トグル手段に入力される基準
信号及び比較信号のパルス占有率に依存しない位相差比
較結果が、ゲート手段から得られる。その上、基準信号
の周波数が比較信号の周波数の２の整数倍またはその逆
数倍の時に、位相差比較結果のパルス信号は、パルス占
有率が５０％にならない。さらに、例えば基準信号が断
たれた場合には、そのパルス信号のパルス占有率を５０
％とすることができる。第３及び第４の発明によれば、
第１または第２の発明の位相比較回路を用いて、ＰＬＬ
回路を構成しているので、基準信号の入力が断たれた場
合、位相比較回路の出力信号がパルス占有率５０％とな
り、制御発振手段が中心周波数で発振する。よって、基
準信号の入力が再開されたときに、制御発振手段の発振
周波数がロックされるまでの時間が短縮される。その
上、制御発振手段に接続された外部の装置において、基
準信号の入力が断たれた場合でも、その中心周波数を必
要とする場合にも、対応することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す位相比較回路の回
路図である。

【図２】従来のEX-OR 型位相比較回路を示す回路図であ
る。

【図３】従来のRS-FF 型位相比較回路を示す回路図であ
る。

【図４】従来の遅延回路を用いた位相比較回路を示す回
路図である。

【図５】従来のＰＬＬ回路を示す構成ブロック図であ
る。

【図６】図１の動作を示すタイムチャートである。

【図７】図１の信号Ｐ１と信号Ｐ２の位相差がπの時の
タイムチャートである。

【図８】図１の信号Ｐ１の周波数が信号Ｐ２の２倍の時
のタイムチャートである。

【図９】本発明の第２の実施例を示すＰＬＬ回路の構成
ブロック図である。

【符号の説明】

５０位相比較回路５１ D-FF（トグル手段）５２ D-FF（ラッチ手段）５３ EX-OR （ゲート手段）６０低域通過フィルタ７０電圧制御型発振器Ｐ１基準信号Ｐ２比較信号

Claims

【特許請求の範囲】

【請求項１】基準信号と比較信号との間の位相差を検
出する位相比較回路において、前記比較信号をクロックとして入力し“Ｈ”レベルと
“Ｌ”レベルが交互に繰り返される信号を出力するトグ
ル手段と、前記基準信号をクロックとして入力し前記トグル手段の
第１出力信号の“Ｈ”レベルまたは“Ｌ”レベルをラッ
チするラッチ手段と、前記トグル手段の前記第１出力信号とは逆相の第２出力
信号と前記ラッチ手段の出力信号とを比較して前記位相
差を検出するゲート手段とを、備えたことを特徴とする位相比較回路。
【請求項２】前記トグル手段及び前記ラッチ手段は、
フリップフロップでそれぞれ構成し、前記ゲート手段は、排他的論理和ゲートまたは排他的否
定論理和ゲートで構成したことを特徴とする請求項１記
載の位相比較回路。
【請求項３】比較信号と外部から入力される基準信号
とを比較する請求項１または２記載の位相比較回路と、前記位相比較回路の出力信号を平滑化した直流信号を生
成する低域通過フィルタと、前記直流信号に基づいた発振周波数で発振し、該発振周
波数に対応した前記比較信号を前記位相比較器に帰還す
る制御発振手段とを、備えたことを特徴とするＰＬＬ回路。
【請求項４】前記制御発振手段は、電圧制御型発振器
または電流制御型発振器で構成したことを特徴する請求
項３記載のＰＬＬ回路。