JP2705309B2 - 周波数ステアリング機能を有する２状態位相検波器 - Google Patents
周波数ステアリング機能を有する２状態位相検波器Info
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- 230000000630 rising effect Effects 0.000 description 21
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- 230000007423 decrease Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Description
【発明の詳細な説明】 技術分野 本発明は、一般に位相検波器分野に関し、さらに詳し
くは、バイナリ２状態位相検波器に関する。
くは、バイナリ２状態位相検波器に関する。
背景技術 位相同期ループ（PLL）を有する周波数合成器は、電
子システムで幅広く利用されている。特に、通信システ
ムでは、周波数合成器は異なる周波数上で信号を送受す
るために必要な回路の小型化の点で有利である。このよ
うなデジタル位相同期ループは、当技術分野で周知であ
る。デジタルPLLは、分周率を変えるだけで、基準周波
数から複数の周波数を生成するために用いることができ
る。
子システムで幅広く利用されている。特に、通信システ
ムでは、周波数合成器は異なる周波数上で信号を送受す
るために必要な回路の小型化の点で有利である。このよ
うなデジタル位相同期ループは、当技術分野で周知であ
る。デジタルPLLは、分周率を変えるだけで、基準周波
数から複数の周波数を生成するために用いることができ
る。
周波数合成器システムを検討する際の重要なパラメー
タは、同期時間（lock time）である。同期時間とは、P
LLがある周波数から別の周波数に同期するまでに経過し
た時間のことである。一般に、ループ帯域幅の広いPLL
ほど同期時間が高速である。PLLの周波数分解能は、別
の重要な検討パラメータであり、整数除数を有する基準
周波数によって決まる。例えば、5kHz基準周波数は、各
分周ステップごとに5kHzの周波数分解能を有する。位相
同期ループのループ帯域幅を拡大する１つの方法とし
て、基準周波数を増加する方法がある。しかし、基準周
波数を増加すると、PLLの分解能は低下する。高分解能
を達成するためには、ループの帰還において分数分周器
を利用する。しかし、分数分周器は、電圧制御発振器
（VCO）出力を分周する際に低周波スプリアスを発生す
る。これらの低周波スプリアスは、分数分周器内でも低
減できる。しかし、これらの低周波スプリアスの再生を
低減するためには、線形伝達特性を有する位相検波器が
必要となる。さらに、分数分周器を用いる一部の用途で
は、VCOの狭い同期範囲およびPLLの動作周波数範囲によ
り、周波数ステアリングが必要になる。
タは、同期時間（lock time）である。同期時間とは、P
LLがある周波数から別の周波数に同期するまでに経過し
た時間のことである。一般に、ループ帯域幅の広いPLL
ほど同期時間が高速である。PLLの周波数分解能は、別
の重要な検討パラメータであり、整数除数を有する基準
周波数によって決まる。例えば、5kHz基準周波数は、各
分周ステップごとに5kHzの周波数分解能を有する。位相
同期ループのループ帯域幅を拡大する１つの方法とし
て、基準周波数を増加する方法がある。しかし、基準周
波数を増加すると、PLLの分解能は低下する。高分解能
を達成するためには、ループの帰還において分数分周器
を利用する。しかし、分数分周器は、電圧制御発振器
（VCO）出力を分周する際に低周波スプリアスを発生す
る。これらの低周波スプリアスは、分数分周器内でも低
減できる。しかし、これらの低周波スプリアスの再生を
低減するためには、線形伝達特性を有する位相検波器が
必要となる。さらに、分数分周器を用いる一部の用途で
は、VCOの狭い同期範囲およびPLLの動作周波数範囲によ
り、周波数ステアリングが必要になる。
デジタル位相検波器は、デジタル位相同期ループ・シ
ステムを内蔵している。デジタル位相検波器は、第１基
準周波数信号と分周された第2VCO信号との間の位相差に
よって特徴づけられる出力を与える。２状態位相検波器
および３状態位相検波器がデジタルPLLにおいて広く利
用されている。
ステムを内蔵している。デジタル位相検波器は、第１基
準周波数信号と分周された第2VCO信号との間の位相差に
よって特徴づけられる出力を与える。２状態位相検波器
および３状態位相検波器がデジタルPLLにおいて広く利
用されている。
３状態位相検波器は、第１入力信号と第２入力信号と
の間の正の位相差，負の位相差およびゼロ位相差に相当
する３つの状態を有する出力を与える。従って、３状態
位相検波器は周波数ステアリングを行なう。しかし、３
状態位相検波器は、位相差検出範囲内で必要な線形性を
与えない。
の間の正の位相差，負の位相差およびゼロ位相差に相当
する３つの状態を有する出力を与える。従って、３状態
位相検波器は周波数ステアリングを行なう。しかし、３
状態位相検波器は、位相差検出範囲内で必要な線形性を
与えない。
２状態位相検波器は、第１入力信号と第２入力信号と
の間の位相差によって特徴づけられるデューティ・サイ
クルを有する出力を与える。第１および第２入力信号の
周波数が等しく、かつ180度位相がずれている場合、出
力では50％のデューティ・サイクルとなる。実際には、
位相検波器の出力のデューティ・サイクルは、電流のよ
うな物理的パラメータに変換することができる。一般
に、２状態位相検波器は、360度の位相差検出範囲内で
線形動作を行なう。このことは、第１図のグラフ100'か
らわかる。グラフ100'の横軸は第１入力信号と第２入力
信号との間の位相差を表し、縦軸は電流として表される
位相検波器の出力である。０度の位相差は−Ｉの有限電
流として表すことができ、360度の位相差は＋Ｉの有限
電流として表すことができる。従って、180度の位相差
はゼロ電流となる。これからわかるように、位相検波器
の出力は０度から360度まで線形的に動作し、180度にお
いてゼロ点を交差する。２状態検波器の主な欠点は、周
波数を正しい方向にステアリングすることができないこ
とである。このことは、位相差が360度を越える場合
に、点Ａから点Ｂに移動する位相差を考えるとわかる。
この状態では、位相検波器出力は非線形動作を行ない、
出力の符号を反転し、それにより周波数を反対方向にス
テアリングする。従って、位相検波器は入力信号の１つ
に対してフル・サイクルの検出をスキップするので、
「サイクル・スキップ」が生じる。
の間の位相差によって特徴づけられるデューティ・サイ
クルを有する出力を与える。第１および第２入力信号の
周波数が等しく、かつ180度位相がずれている場合、出
力では50％のデューティ・サイクルとなる。実際には、
位相検波器の出力のデューティ・サイクルは、電流のよ
うな物理的パラメータに変換することができる。一般
に、２状態位相検波器は、360度の位相差検出範囲内で
線形動作を行なう。このことは、第１図のグラフ100'か
らわかる。グラフ100'の横軸は第１入力信号と第２入力
信号との間の位相差を表し、縦軸は電流として表される
位相検波器の出力である。０度の位相差は−Ｉの有限電
流として表すことができ、360度の位相差は＋Ｉの有限
電流として表すことができる。従って、180度の位相差
はゼロ電流となる。これからわかるように、位相検波器
の出力は０度から360度まで線形的に動作し、180度にお
いてゼロ点を交差する。２状態検波器の主な欠点は、周
波数を正しい方向にステアリングすることができないこ
とである。このことは、位相差が360度を越える場合
に、点Ａから点Ｂに移動する位相差を考えるとわかる。
この状態では、位相検波器出力は非線形動作を行ない、
出力の符号を反転し、それにより周波数を反対方向にス
テアリングする。従って、位相検波器は入力信号の１つ
に対してフル・サイクルの検出をスキップするので、
「サイクル・スキップ」が生じる。
故に、周波数ステアリング機能を有する線形位相検波
器を提供することが望ましい。
器を提供することが望ましい。
発明の概要 従って、本発明の目的は周波数ステアリング機能を有
する２状態位相検波器を提供することである。
する２状態位相検波器を提供することである。
本発明に従って、第１入力信号と第２入力信号との間
の位相差を検出し、それに対応する出力を与える位相検
波器が提供される。
の位相差を検出し、それに対応する出力を与える位相検
波器が提供される。
本発明の位相検波器は、第１入力信号と第２入力信号
との間の位相差を検出し、それに対応する出力を与える
第１および第２の２状態検波器から成る。各２状態位相
検波器は所定の位相差検出範囲を有し、その範囲内で線
形応答を行なうことができる。第１の２状態位相検波器
は、第１入力信号と第２入力信号との間の位相差を検出
し、第１の２状態位相検波器の所定の位相検波範囲を上
回るときを示す第１指示手段を有する。第２の位相検波
器は、第２入力信号と第１入力信号の反転との間の位相
差を比較し、第２の２状態位相検波器の所定の位相検波
範囲を上回るときを示す第２指示手段を有する。本発明
の位相検波器は、第１および第２指示手段に応答して第
１位相検波器の出力を選択し、第２位相検波器の所定の
範囲を上回る場合に、第１の２状態検波器の出力を選択
し、かつ第１位相検波器の所定の範囲を上回る場合に、
第２の２状態位相検波器の出力を選択する選択手段を有
する。
との間の位相差を検出し、それに対応する出力を与える
第１および第２の２状態検波器から成る。各２状態位相
検波器は所定の位相差検出範囲を有し、その範囲内で線
形応答を行なうことができる。第１の２状態位相検波器
は、第１入力信号と第２入力信号との間の位相差を検出
し、第１の２状態位相検波器の所定の位相検波範囲を上
回るときを示す第１指示手段を有する。第２の位相検波
器は、第２入力信号と第１入力信号の反転との間の位相
差を比較し、第２の２状態位相検波器の所定の位相検波
範囲を上回るときを示す第２指示手段を有する。本発明
の位相検波器は、第１および第２指示手段に応答して第
１位相検波器の出力を選択し、第２位相検波器の所定の
範囲を上回る場合に、第１の２状態検波器の出力を選択
し、かつ第１位相検波器の所定の範囲を上回る場合に、
第２の２状態位相検波器の出力を選択する選択手段を有
する。
図面の簡単な説明 第１図は、周波数ステアリング機能を有していない従
来の２状態位相検波器の伝達特性のグラフである。
来の２状態位相検波器の伝達特性のグラフである。
第２図は、本発明の位相検波器に用いられる２状態位
相検波器の概略図である。
相検波器の概略図である。
第３図は、本発明による位相検波器の概略図である。
第４図は、180度位相差の出力有する２状態位相検波
器の伝達特性のグラフである。
器の伝達特性のグラフである。
好適な実施例の詳細な説明 第２図において、好適な２状態位相検波器100の概略
図を示す。位相検波器100は従来の２状態位相検波器で
あり、サイクル・スキップ・インジケータを有する。位
相検波器100の動作の簡単な説明を以下で行なう。
図を示す。位相検波器100は従来の２状態位相検波器で
あり、サイクル・スキップ・インジケータを有する。位
相検波器100の動作の簡単な説明を以下で行なう。
基本的に、位相検波器100は２つの部分、すなわち位
相検波部70とサイクル・スキップ・インジケータ部80と
によって構成される。位相検波部70はＤフリップフロッ
プ10,20から成り、サイクル・スキップ・インジケータ
部80はＤフリップフロップ30,40から成る。本発明の好
適な実施例では、フリップフロップ10,20,30,40はエッ
ジトリガ型（edge triggered）フリップフロップであ
り、クロック（CLK）入力の立ち上がりエッジの遷移に
応答する。好適な実施例における高論理または低論理
は、高論理として＋5V,低論理として0Vとすることがで
きる他、任意の適切な電圧を選択してもよい。リセット
（Ｒ）入力における高論理は、フリップフロップのＱ出
力において低論理を与え、QX出力において高論理を与え
る。第１デジタル信号15はPLL回路の基準周波数信号で
あり、この信号は端子12において受け取られ、フリップ
フロップ10,30のクロック入力に印加される。第２デジ
タル信号25は分周されたVCO信号であり、この信号は端
子22のおいて受け取られ、フリップフロップ20,40のク
ロック入力に印加される。フリップフロップ10,20のＤ
入力は、高論理に結合される。
相検波部70とサイクル・スキップ・インジケータ部80と
によって構成される。位相検波部70はＤフリップフロッ
プ10,20から成り、サイクル・スキップ・インジケータ
部80はＤフリップフロップ30,40から成る。本発明の好
適な実施例では、フリップフロップ10,20,30,40はエッ
ジトリガ型（edge triggered）フリップフロップであ
り、クロック（CLK）入力の立ち上がりエッジの遷移に
応答する。好適な実施例における高論理または低論理
は、高論理として＋5V,低論理として0Vとすることがで
きる他、任意の適切な電圧を選択してもよい。リセット
（Ｒ）入力における高論理は、フリップフロップのＱ出
力において低論理を与え、QX出力において高論理を与え
る。第１デジタル信号15はPLL回路の基準周波数信号で
あり、この信号は端子12において受け取られ、フリップ
フロップ10,30のクロック入力に印加される。第２デジ
タル信号25は分周されたVCO信号であり、この信号は端
子22のおいて受け取られ、フリップフロップ20,40のク
ロック入力に印加される。フリップフロップ10,20のＤ
入力は、高論理に結合される。
位相検波部70の動作は、第１入力信号15の立ち上がり
エッジと第２入力信号25の立ち上がりエッジとの間の位
相差が360度以下であり、かつ第１信号15の立ち上がり
エッジが第２信号25の立ち上がりエッジよりも先に生じ
る場合を想定することにより最も良く理解できる。この
状態では、第２信号25は、第１信号15の１サイクル内で
は１つの立ち上がりエッジしかない。この場合、第１信
号15の立ち上がりエッジは、フリップフロップ10のＱ出
力60を高論理にする。フリップフロップ10のQX出力は、
フリップフロップ20のリセット入力に低論理を与える。
第２信号25の立ち上がりエッジが生じると、フリップフ
ロップ20のＱ出力上の高論理はフリップフロップ10をリ
セットし、出力60を低論理にする。従って、端子62にあ
る出力60のデューティ・サイクルは、第１信号と第２信
号との間の位相差に比例する。さらに、フリップフロッ
プ10のQX出力上の高論理はフリップフロップ20をリセッ
トし、このフリップフロップのＱ出力を低論理にする。
フリップフロップ20のＱ出力上の低論理は、フリップフ
ロップ10が第１信号15の次の立ち上がりエッジに応答す
ることを可能にする。この構成により、位相検波部70は
立ち上がりエッジ遷移に対して応答でき、第１入力信号
15および第２入力信号25のパルス幅によって影響されな
くなる。
エッジと第２入力信号25の立ち上がりエッジとの間の位
相差が360度以下であり、かつ第１信号15の立ち上がり
エッジが第２信号25の立ち上がりエッジよりも先に生じ
る場合を想定することにより最も良く理解できる。この
状態では、第２信号25は、第１信号15の１サイクル内で
は１つの立ち上がりエッジしかない。この場合、第１信
号15の立ち上がりエッジは、フリップフロップ10のＱ出
力60を高論理にする。フリップフロップ10のQX出力は、
フリップフロップ20のリセット入力に低論理を与える。
第２信号25の立ち上がりエッジが生じると、フリップフ
ロップ20のＱ出力上の高論理はフリップフロップ10をリ
セットし、出力60を低論理にする。従って、端子62にあ
る出力60のデューティ・サイクルは、第１信号と第２信
号との間の位相差に比例する。さらに、フリップフロッ
プ10のQX出力上の高論理はフリップフロップ20をリセッ
トし、このフリップフロップのＱ出力を低論理にする。
フリップフロップ20のＱ出力上の低論理は、フリップフ
ロップ10が第１信号15の次の立ち上がりエッジに応答す
ることを可能にする。この構成により、位相検波部70は
立ち上がりエッジ遷移に対して応答でき、第１入力信号
15および第２入力信号25のパルス幅によって影響されな
くなる。
サイクル・スキップ・インジケータ部80は、端子52に
おいてサイクル・スキップ・インジケータ出力55を与え
る。サイクル・スキップは、第１信号と第２信号との間
の位相差が360度を上回る場合に生じる。この状態にお
いて、第２信号25の立ち上がりエッジ遷移が第１信号15
の１サイクル内に生じない場合、高論理がサイクル・ス
キップ出力55に与えられる。さらに、第１入力信号15の
１サイクル内に第２入力信号25の２つ以上の立ち上がり
エッジ遷移が発生すると、サイクル・スキップ・インジ
ケータ出力55に高論理が与えられる。サイクル・スキッ
プ・インジケータ部80の動作は、任意の時間において第
２入力信号の立ち上がりエッジが第１入力信号の立ち上
がりエッジよりも先に生じ、かつ第１入力信号の２つの
連続した立ち上がりエッジが第２入力信号の１サイクル
中に生じる場合を想定することにより最も良く理解でき
る。第２入力信号25の立ち上がりエッジは、フリップフ
ロップ30のＤ入力に低論理を与える。入力信号15の第１
立ち上がりエッジは、フリップフロップ30のQX出力に高
論理を与え、そのＤ入力に高論理を与える。入力信号25
の立ち上がりエッジはまだ生じていないので、高論理は
フリップフロップ30のＤ入力で維持される。従って、第
１入力信号の第２立ち上がりエッジが生じると、フリッ
プフロップ30のQX出力は低論理になる。NANDゲート50の
入力における低論理は、サイクル・スキップ・インジケ
ータ出力55に高論理を与える。そのため、フリップフロ
ップ30は、第２入力信号の１サイクル内で第１入力信号
の２つ以上の連続した立ち上がりエッジを検出し、端子
52に高論理を与える。
おいてサイクル・スキップ・インジケータ出力55を与え
る。サイクル・スキップは、第１信号と第２信号との間
の位相差が360度を上回る場合に生じる。この状態にお
いて、第２信号25の立ち上がりエッジ遷移が第１信号15
の１サイクル内に生じない場合、高論理がサイクル・ス
キップ出力55に与えられる。さらに、第１入力信号15の
１サイクル内に第２入力信号25の２つ以上の立ち上がり
エッジ遷移が発生すると、サイクル・スキップ・インジ
ケータ出力55に高論理が与えられる。サイクル・スキッ
プ・インジケータ部80の動作は、任意の時間において第
２入力信号の立ち上がりエッジが第１入力信号の立ち上
がりエッジよりも先に生じ、かつ第１入力信号の２つの
連続した立ち上がりエッジが第２入力信号の１サイクル
中に生じる場合を想定することにより最も良く理解でき
る。第２入力信号25の立ち上がりエッジは、フリップフ
ロップ30のＤ入力に低論理を与える。入力信号15の第１
立ち上がりエッジは、フリップフロップ30のQX出力に高
論理を与え、そのＤ入力に高論理を与える。入力信号25
の立ち上がりエッジはまだ生じていないので、高論理は
フリップフロップ30のＤ入力で維持される。従って、第
１入力信号の第２立ち上がりエッジが生じると、フリッ
プフロップ30のQX出力は低論理になる。NANDゲート50の
入力における低論理は、サイクル・スキップ・インジケ
ータ出力55に高論理を与える。そのため、フリップフロ
ップ30は、第２入力信号の１サイクル内で第１入力信号
の２つ以上の連続した立ち上がりエッジを検出し、端子
52に高論理を与える。
同様に、フリップフロップ40は第１入力信号の１サイ
クル内で第２入力信号の２つ以上の連続した立ち上がり
エッジの発生を検出する。その結果、サイクル・スキッ
プが位相検波器100によって検出されると、サイクル・
スキップ・インジケータ出力55に高論理が与えられる。
リセット信号35は、サイクル・スキップ出力55をリセッ
トするため与えられる。端子32に印加されるリセット信
号35の高論理は、NANDゲート50の入力に高論理を与え、
それにより端子52において低論理を発生する。位相検波
器の位相差／出力特性は、第１図のグラフ100'を参照す
ることにより理解される。出力は、ゼロ位相差の場合に
有限値−Ｉをとり、かつ360度位相差の場合に線形に変
化して有限値＋Ｉをとるように示されている。位相差が
360度の位相検波範囲を上回ると（サイクル・スキップ
を検出すると）、出力は非線形になり、符号を反転す
る。
クル内で第２入力信号の２つ以上の連続した立ち上がり
エッジの発生を検出する。その結果、サイクル・スキッ
プが位相検波器100によって検出されると、サイクル・
スキップ・インジケータ出力55に高論理が与えられる。
リセット信号35は、サイクル・スキップ出力55をリセッ
トするため与えられる。端子32に印加されるリセット信
号35の高論理は、NANDゲート50の入力に高論理を与え、
それにより端子52において低論理を発生する。位相検波
器の位相差／出力特性は、第１図のグラフ100'を参照す
ることにより理解される。出力は、ゼロ位相差の場合に
有限値−Ｉをとり、かつ360度位相差の場合に線形に変
化して有限値＋Ｉをとるように示されている。位相差が
360度の位相検波範囲を上回ると（サイクル・スキップ
を検出すると）、出力は非線形になり、符号を反転す
る。
第３図において、本発明の好適な実施例による位相検
波器500を示す。位相検波器500は、第１入力信号175と
第２入力信号275との間の位相差に比例する位相検波出
力信号550を与える。位相検波器500は、第１の２状態位
相検波器200と第２位相検波器300とから成り、各位相検
波器は第２図の位相検波器と同一である。従って、第１
の２状態位相検波器200と第２の２状態位相検波器300と
は、第１位相検波手段と第２位相検波手段とをそれぞれ
構成する。２状態位相検波器200は、端子230において第
１入力信号175を受け取り、端子220において第２入力信
号275を受け取り、そして第１位相差信号250を与える。
反転手段を構成するインバータ110は、第１入力信号175
を受け取り、第１入力信号175の反転18を与える。２状
態位相検波器300は第２入力信号275と、第１入力信号17
5の反転18とを受け取り、第２位相差信号350を与える。
本発明の好適な実施例では、第１入力信号は50％デュー
ティ・サイクルを有するデジタル信号である。従って、
デューティ・サイクル条件と反転された第１入力信号と
の組合せは、180度位相がずれた第１および第２位相エ
ラー信号を与える。さらに、第１の２状態位相検波器20
0におけるサイクル・スキップは、第１サイクル・スキ
ップ・インジケータ信号240に対して高論理を発生す
る。２状態位相検波器300におけるサイクル・スキップ
は、第２サイクル・スキップ・インジケータ信号340に
対して高論理を発生する。RSフリップフロップ400は、
そのＳおよびＲ入力において第１および第２サイクル・
スキップ・インジケータ信号240,340をそれぞれ受け取
る。
波器500を示す。位相検波器500は、第１入力信号175と
第２入力信号275との間の位相差に比例する位相検波出
力信号550を与える。位相検波器500は、第１の２状態位
相検波器200と第２位相検波器300とから成り、各位相検
波器は第２図の位相検波器と同一である。従って、第１
の２状態位相検波器200と第２の２状態位相検波器300と
は、第１位相検波手段と第２位相検波手段とをそれぞれ
構成する。２状態位相検波器200は、端子230において第
１入力信号175を受け取り、端子220において第２入力信
号275を受け取り、そして第１位相差信号250を与える。
反転手段を構成するインバータ110は、第１入力信号175
を受け取り、第１入力信号175の反転18を与える。２状
態位相検波器300は第２入力信号275と、第１入力信号17
5の反転18とを受け取り、第２位相差信号350を与える。
本発明の好適な実施例では、第１入力信号は50％デュー
ティ・サイクルを有するデジタル信号である。従って、
デューティ・サイクル条件と反転された第１入力信号と
の組合せは、180度位相がずれた第１および第２位相エ
ラー信号を与える。さらに、第１の２状態位相検波器20
0におけるサイクル・スキップは、第１サイクル・スキ
ップ・インジケータ信号240に対して高論理を発生す
る。２状態位相検波器300におけるサイクル・スキップ
は、第２サイクル・スキップ・インジケータ信号340に
対して高論理を発生する。RSフリップフロップ400は、
そのＳおよびＲ入力において第１および第２サイクル・
スキップ・インジケータ信号240,340をそれぞれ受け取
る。
第４図において、２つの特性200',300'は２状態位相
検波器200,300の位相差／出力の関係をそれぞれ示して
いる。特性200'は第１図の特性100'と同様であり、サイ
クル・スキップは線形位相検波範囲外で検出されてお
り、出力の符号は変化している。特性300'は、同様な特
性を示しているが、180度位相がずれており、この位相
のずれは２状態位相検波器300によって与えられる。位
相検波器の一方からサイクル・スキップを検出すること
により、他方の位相検波器の出力は選択可能になる。そ
のため、出力の符号は正しい極性に維持される。従っ
て、周波数ステアリングの正しい方向が実現される。
検波器200,300の位相差／出力の関係をそれぞれ示して
いる。特性200'は第１図の特性100'と同様であり、サイ
クル・スキップは線形位相検波範囲外で検出されてお
り、出力の符号は変化している。特性300'は、同様な特
性を示しているが、180度位相がずれており、この位相
のずれは２状態位相検波器300によって与えられる。位
相検波器の一方からサイクル・スキップを検出すること
により、他方の位相検波器の出力は選択可能になる。そ
のため、出力の符号は正しい極性に維持される。従っ
て、周波数ステアリングの正しい方向が実現される。
第３図において、位相検波器500の動作は、第１入力
信号175と第２入力信号275との間の位相差が、サイクル
・スキップが生じないような位相差（すなわち、位相差
が360度以内）であり、かつ２状態位相検波器200の出力
250が選択され、位相検波器出力520に送られる場合を想
定することにより最も良く理解できる。この状態では、
信号240,340は低論理であり、フリップフロップ400のＱ
出力はNORゲート120をアクティブにし、NORゲート130を
介して位相検波器出力520において第１位相検波信号250
を与えさせる。フリップフロップ400のQX出力における
高論理は、第２サイクル・スキップ・インジケータ信号
340を非アクティブにする。従って、NORゲート140も非
アクティブになり、NORゲート130の入力に低論理を与え
る。位相検波器200によってサイクル・スキップが検出
されると、フリップフロップ400のＳ入力における高論
理は、フリップフロップ400のＱ出力を高論理にする。
フリップフロップ400のＱ出力における高論理はNORゲー
ト120を非アクティブにし、位相検波器200のリセット端
子260に高論理を与える。リセット端子260における高論
理は、第１位相検波器200がサイクル・スキップを検出
するのを防ぐ。フリップフロップ400のQX出力における
低論理はNORゲート140をアクティブにし、それにより第
２位相検波器出力350が位相検波器出力520に現われるこ
とを可能にする。第２位相検波器300のリセット端子360
におけるフリップフロップ400のQX出力の低論理は、フ
リップフロップ400のＲ入力に低論理を与え、第２位相
検波器300がサイクル・スキップを検出することを可能
にする。第１位相検波器200のリセット端子260における
高論理は、サイクル・スキップが位相検波器300によっ
て検出されるまで、高論理に維持される。第２位相検波
器300によってサイクル・スキップが検出されると、フ
リップフロップ400のＲ入力は高論理になり、フリップ
フロップ400のＱ出力に低論理を与える。フリップフロ
ップ400のＱ出力における低論理は、第１位相検波器出
力250が位相検波器出力520に現われることを可能にす
る。リセット端子260に与えられる低論理は、位相検波
器200がサイクル・スキップを検出することを再度可能
にする。従って、フリップフロップ400およびNORゲート
120,130,140は、第１位相検波器出力250と第２位相検波
器出力350に対する選択手段を構成する。
信号175と第２入力信号275との間の位相差が、サイクル
・スキップが生じないような位相差（すなわち、位相差
が360度以内）であり、かつ２状態位相検波器200の出力
250が選択され、位相検波器出力520に送られる場合を想
定することにより最も良く理解できる。この状態では、
信号240,340は低論理であり、フリップフロップ400のＱ
出力はNORゲート120をアクティブにし、NORゲート130を
介して位相検波器出力520において第１位相検波信号250
を与えさせる。フリップフロップ400のQX出力における
高論理は、第２サイクル・スキップ・インジケータ信号
340を非アクティブにする。従って、NORゲート140も非
アクティブになり、NORゲート130の入力に低論理を与え
る。位相検波器200によってサイクル・スキップが検出
されると、フリップフロップ400のＳ入力における高論
理は、フリップフロップ400のＱ出力を高論理にする。
フリップフロップ400のＱ出力における高論理はNORゲー
ト120を非アクティブにし、位相検波器200のリセット端
子260に高論理を与える。リセット端子260における高論
理は、第１位相検波器200がサイクル・スキップを検出
するのを防ぐ。フリップフロップ400のQX出力における
低論理はNORゲート140をアクティブにし、それにより第
２位相検波器出力350が位相検波器出力520に現われるこ
とを可能にする。第２位相検波器300のリセット端子360
におけるフリップフロップ400のQX出力の低論理は、フ
リップフロップ400のＲ入力に低論理を与え、第２位相
検波器300がサイクル・スキップを検出することを可能
にする。第１位相検波器200のリセット端子260における
高論理は、サイクル・スキップが位相検波器300によっ
て検出されるまで、高論理に維持される。第２位相検波
器300によってサイクル・スキップが検出されると、フ
リップフロップ400のＲ入力は高論理になり、フリップ
フロップ400のＱ出力に低論理を与える。フリップフロ
ップ400のＱ出力における低論理は、第１位相検波器出
力250が位相検波器出力520に現われることを可能にす
る。リセット端子260に与えられる低論理は、位相検波
器200がサイクル・スキップを検出することを再度可能
にする。従って、フリップフロップ400およびNORゲート
120,130,140は、第１位相検波器出力250と第２位相検波
器出力350に対する選択手段を構成する。
故に、位相検波器500は周波数ステアリング機能を有
する２状態位相検波器を提供する。この機能は、サイク
ル・スキップを検出し、かつ互いに補数である２つの位
相差信号の１つを与えることにより実現される。
する２状態位相検波器を提供する。この機能は、サイク
ル・スキップを検出し、かつ互いに補数である２つの位
相差信号の１つを与えることにより実現される。
フロントページの続き (56)参考文献 特開 昭61−288515（ＪＰ，Ａ) 特開 平１−136417（ＪＰ，Ａ) 特開 昭64−60010（ＪＰ，Ａ) 特開 昭63−296589（ＪＰ，Ａ) 特開 昭63−123225（ＪＰ，Ａ) 特開 昭61−288515（ＪＰ，Ａ) 特公 昭47−12923（ＪＰ，Ｂ１) 特公 昭60−1586（ＪＰ，Ｂ２)
Claims (6)
- 【請求項１】第１入力信号と第２入力信号との間の位相
差を検出する位相検波器であって： 一定の位相検波範囲を有し、第１入力信号と第２入力信
号との間の位相差を検出して、第１位相差信号を与える
第１位相検波器であって、その第１位相差信号が第１位
相検波器の位相検波範囲を越えるときを示すインジケー
タを含む第１位相検波器； 前記第１入力信号を反転して、第１入力信号の反転信号
を与えるインバータ； 一定の位相検波範囲を有し、第２入力信号と第１入力信
号の反転信号との間の位相差を検出して、第２位相差信
号を与える第２位相検波器であって、その第２位相差信
号が第２位相検波器の位相検波範囲を越えるときを示す
インジケータを含む第２位相検波器；および 前記第１および第２位相検波器に結合される選択回路で
あって、前記第１および第２位相差信号を受け取り、か
つ前記第１および第２位相検波器のインジケータに応答
して、前記第２位相差信号が第２位相検波器の位相検波
範囲を越えるときに前記第１位相差信号を選択し、前記
第１位相差信号が第１位相検波器の位相検波範囲を越え
るときに前記第２位相差信号を選択する選択回路； によって構成されることを特徴とする位相検波器。 - 【請求項２】前記第１入力信号および前記第２入力信号
が二進情報からなることを特徴とする請求項１記載の位
相検波器。 - 【請求項３】前記第１入力信号が実質的に50％デューテ
ィ・サイクルを有することを特徴とする請求項２記載の
位相検波器。 - 【請求項４】前記第１入力信号を反転するインバータが
二進インバータであることを特徴とする請求項２記載の
位相検波器。 - 【請求項５】前記第１および第２位相検波器がエッジ・
トリガ型であることを特徴とする請求項２記載の位相検
波器。 - 【請求項６】前記第１および第２位相検波器の一定の位
相検波範囲は実質的に360度であることを特徴する請求
項１記載の位相検波器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US357,912 | 1989-05-30 | ||
| US07/357,912 US4959617A (en) | 1989-05-30 | 1989-05-30 | Dual state phase detector having frequency steering capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04506735A JPH04506735A (ja) | 1992-11-19 |
| JP2705309B2 true JP2705309B2 (ja) | 1998-01-28 |
Family
ID=23407541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2507832A Expired - Fee Related JP2705309B2 (ja) | 1989-05-30 | 1990-05-17 | 周波数ステアリング機能を有する２状態位相検波器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4959617A (ja) |
| EP (1) | EP0474671B1 (ja) |
| JP (1) | JP2705309B2 (ja) |
| AT (1) | ATE126411T1 (ja) |
| DE (1) | DE69021566T2 (ja) |
| WO (1) | WO1990015482A1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522413B2 (ja) * | 1989-10-17 | 1996-08-07 | 日本電気株式会社 | 位相周波数比較器 |
| US5084669A (en) * | 1990-03-08 | 1992-01-28 | Telefonaktiebolaget L M Ericsson | Direct phase digitization |
| US5644605A (en) * | 1990-11-13 | 1997-07-01 | Dallas Semiconductor Corp. | Jitter attenuator |
| US5336939A (en) * | 1992-05-08 | 1994-08-09 | Cyrix Corporation | Stable internal clock generation for an integrated circuit |
| US5638410A (en) * | 1993-10-14 | 1997-06-10 | Alcatel Network Systems, Inc. | Method and system for aligning the phase of high speed clocks in telecommunications systems |
| US5815016A (en) * | 1994-09-02 | 1998-09-29 | Xilinx, Inc. | Phase-locked delay loop for clock correction |
| US5917356A (en) * | 1995-09-11 | 1999-06-29 | International Business Machines Corp. | Three state phase detector |
| JP3408030B2 (ja) * | 1995-09-21 | 2003-05-19 | 日本プレシジョン・サーキッツ株式会社 | 位相比較器 |
| US5686846A (en) * | 1996-06-07 | 1997-11-11 | Hewlett-Packard Company | Time duration trigger |
| JP3467975B2 (ja) * | 1996-06-27 | 2003-11-17 | 安藤電気株式会社 | 位相検出回路 |
| SE511145C2 (sv) * | 1997-12-23 | 1999-08-09 | Ericsson Telefon Ab L M | Metod och anordning för detektering av fasskillnad |
| US6208181B1 (en) * | 1998-01-14 | 2001-03-27 | Intel Corporation | Self-compensating phase detector |
| JP3558869B2 (ja) * | 1998-04-30 | 2004-08-25 | 富士通株式会社 | 復調方法及び受信装置 |
| US6137333A (en) * | 1999-05-07 | 2000-10-24 | Cypress Semiconductor Corp. | Optimal delay controller |
| KR100346838B1 (ko) * | 2000-09-21 | 2002-08-03 | 삼성전자 주식회사 | Ｐｌｌ 락 검출기회로 및 락 검출방법 |
| EP1211811A1 (fr) * | 2000-11-28 | 2002-06-05 | Koninklijke Philips Electronics N.V. | Dispositif de comparaison de fréquences à faible inertie temporelle |
| US6973147B2 (en) * | 2002-09-04 | 2005-12-06 | Intel Corporation | Techniques to adjust a signal sampling point |
| DE10311049A1 (de) * | 2003-03-13 | 2004-09-23 | Rohde & Schwarz Gmbh & Co. Kg | Phasen-/Frequenzregelkreis und Phasen-/Frequenz-Komparator hierfür |
| US7582741B2 (en) * | 2004-07-26 | 2009-09-01 | University Of Massachusetts | Conditional disruption of dicer1 in cell lines and non-human mammals |
| US7428284B2 (en) * | 2005-03-14 | 2008-09-23 | Micron Technology, Inc. | Phase detector and method providing rapid locking of delay-lock loops |
| US8401140B2 (en) * | 2008-09-05 | 2013-03-19 | Freescale Semiconductor, Inc. | Phase/frequency detector for a phase-locked loop that samples on both rising and falling edges of a reference signal |
| JP2018503812A (ja) * | 2014-12-19 | 2018-02-08 | レオナルド・エムダブリュ・リミテッドＬｅｏｎａｒｄｏ ＭＷ Ｌｔｄ | デジタル位相計及び位相検出方法 |
| WO2016102678A1 (en) * | 2014-12-23 | 2016-06-30 | Selex Es Ltd | Down conversion system and method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1130399A (en) * | 1978-11-08 | 1982-08-24 | Toshiyuki Ozawa | Digital phase comparing apparatus |
| US4499425A (en) * | 1982-08-04 | 1985-02-12 | Honeywell Inc. | Phase velocity sign detector for frequency shift key demodulation |
| JPS601586A (ja) * | 1983-06-17 | 1985-01-07 | Toshiba Corp | 放射能レベルのサンプリング測定装置 |
| US4594563A (en) * | 1984-11-02 | 1986-06-10 | Ampex Corporation | Signal comparison circuit and phase-locked-loop using same |
| CN1007182B (zh) * | 1985-04-29 | 1990-03-14 | 约翰·弗兰克制造公司 | 宽量程数字式相位/频率检测器 |
| US4712060A (en) * | 1986-08-29 | 1987-12-08 | Board Of Regents The University Of Texas System | Sampling average phase meter |
| US4868513A (en) * | 1987-09-11 | 1989-09-19 | Amdahl Corporation | Phase-locked loop with redundant reference input |
-
1989
- 1989-05-30 US US07/357,912 patent/US4959617A/en not_active Expired - Lifetime
-
1990
- 1990-05-17 EP EP90907725A patent/EP0474671B1/en not_active Expired - Lifetime
- 1990-05-17 AT AT90907725T patent/ATE126411T1/de not_active IP Right Cessation
- 1990-05-17 DE DE69021566T patent/DE69021566T2/de not_active Expired - Fee Related
- 1990-05-17 WO PCT/US1990/002675 patent/WO1990015482A1/en active IP Right Grant
- 1990-05-17 JP JP2507832A patent/JP2705309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0474671A1 (en) | 1992-03-18 |
| DE69021566D1 (de) | 1995-09-14 |
| WO1990015482A1 (en) | 1990-12-13 |
| DE69021566T2 (de) | 1996-03-21 |
| ATE126411T1 (de) | 1995-08-15 |
| US4959617A (en) | 1990-09-25 |
| EP0474671A4 (en) | 1992-01-13 |
| JPH04506735A (ja) | 1992-11-19 |
| EP0474671B1 (en) | 1995-08-09 |
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Legal Events
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| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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