JP2001237674A - デジタルｖｃｏおよびｐｌｌ - Google Patents
デジタルｖｃｏおよびｐｌｌInfo
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- JP2001237674A JP2001237674A JP2000048399A JP2000048399A JP2001237674A JP 2001237674 A JP2001237674 A JP 2001237674A JP 2000048399 A JP2000048399 A JP 2000048399A JP 2000048399 A JP2000048399 A JP 2000048399A JP 2001237674 A JP2001237674 A JP 2001237674A
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- input
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 段数の少ない奇数段のインバータで外部から
の入力に合わせてより多くの奇数段で構成されたインバ
ータと同様の機能をもつＶＣＯを提供することを目的と
する。 【解決手段】 単数のインバータまたは奇数段のインバ
ータを直列接続したインバータ部１００と、カウンタ回
路１０２と、比較回路１０１とを設け、カウンタ回路１
０２がリセットされるたびにインバータ部１００の入力
信号を反転させるように構成し、前記比較回路１０１の
前記出力信号ＯＵＴをＶＣＯ出力信号とする。
の入力に合わせてより多くの奇数段で構成されたインバ
ータと同様の機能をもつＶＣＯを提供することを目的と
する。 【解決手段】 単数のインバータまたは奇数段のインバ
ータを直列接続したインバータ部１００と、カウンタ回
路１０２と、比較回路１０１とを設け、カウンタ回路１
０２がリセットされるたびにインバータ部１００の入力
信号を反転させるように構成し、前記比較回路１０１の
前記出力信号ＯＵＴをＶＣＯ出力信号とする。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に使用さ
れる発振回路におけるＶＣＯに関するものである。
れる発振回路におけるＶＣＯに関するものである。
【０００２】
【従来の技術】近年、ＶＣＯ回路は設計時ごとにインバ
ータの段数が検討されている。従来のＶＣＯ回路は、奇
数段のインバータと各段で出力を制御する制御回路から
なるリングオシレータで構成されている。出力周波数は
入力電圧によって決定され、入力電圧を調整することに
よって出力周波数が変化する構成となっている。
ータの段数が検討されている。従来のＶＣＯ回路は、奇
数段のインバータと各段で出力を制御する制御回路から
なるリングオシレータで構成されている。出力周波数は
入力電圧によって決定され、入力電圧を調整することに
よって出力周波数が変化する構成となっている。
【０００３】ＶＣＯの出力周波数はインバータを構成し
ているトランジスタによってほぼ決まる。また、出力周
波数の特性を調整するためにインバータに特性制御用の
トランジスタを用いて特性を制御している。
ているトランジスタによってほぼ決まる。また、出力周
波数の特性を調整するためにインバータに特性制御用の
トランジスタを用いて特性を制御している。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来の構成では、設計時にインバータの段数を決定するの
で、段数を変更する場合、ＶＣＯ回路の再設計を行なわ
なければならず、工数・費用がかかるという欠点を有し
ている。
来の構成では、設計時にインバータの段数を決定するの
で、段数を変更する場合、ＶＣＯ回路の再設計を行なわ
なければならず、工数・費用がかかるという欠点を有し
ている。
【０００５】本発明は上記従来の問題点を解決するもの
で、入力電圧に対して目標の出力周波数が得られない場
合などに、レイアウト設計後であっても外部入力を変更
するだけで出力周波数の調整を行い、目標の周波数を得
られるデジタルＶＣＯを提供することを目的とする。
で、入力電圧に対して目標の出力周波数が得られない場
合などに、レイアウト設計後であっても外部入力を変更
するだけで出力周波数の調整を行い、目標の周波数を得
られるデジタルＶＣＯを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の請求項１記載の
デジタルＶＣＯは、入力電圧に応じて周波数をコントロ
ールした出力信号を出力するデジタルＶＣＯであって、
単数のインバータまたは奇数段のインバータを直列接続
したインバータ部と、前記インバータ部の出力信号を計
数するカウンタ回路と、前記入力電圧に応じて設定され
た基準値と前記カウンタ回路の計数値とを比較して一致
を検出して出力信号が反転するとともに前記カウンタ回
路の計数をリセットする比較回路とを設け、前記カウン
タ回路がリセットされるたびに前記インバータ部の入力
信号を反転させるように構成し、前記比較回路の前記出
力信号をＶＣＯ出力信号としたことを特徴とする。
デジタルＶＣＯは、入力電圧に応じて周波数をコントロ
ールした出力信号を出力するデジタルＶＣＯであって、
単数のインバータまたは奇数段のインバータを直列接続
したインバータ部と、前記インバータ部の出力信号を計
数するカウンタ回路と、前記入力電圧に応じて設定され
た基準値と前記カウンタ回路の計数値とを比較して一致
を検出して出力信号が反転するとともに前記カウンタ回
路の計数をリセットする比較回路とを設け、前記カウン
タ回路がリセットされるたびに前記インバータ部の入力
信号を反転させるように構成し、前記比較回路の前記出
力信号をＶＣＯ出力信号としたことを特徴とする。
【０００７】請求項２記載のデジタルＶＣＯは、請求項
１において、インバータ部は、このインバータ部におけ
る出力周波数を制御する特性制御回路が設けられてお
り、入力信号に対する出力周波数の傾き（発振利得係
数）を制御するように構成したことを特徴とする。
１において、インバータ部は、このインバータ部におけ
る出力周波数を制御する特性制御回路が設けられてお
り、入力信号に対する出力周波数の傾き（発振利得係
数）を制御するように構成したことを特徴とする。
【０００８】本発明の請求項３記載のＰＬＬは、請求項
１に記載のデジタルＶＣＯと、前記デジタルＶＣＯの出
力周波数を基準周波数まで分周する分周回路と、外部か
らの基準周波数と前記分周回路の出力を比較して位相差
を出力する位相比較器と、前記位相比較器の出力を入力
として電位差を出力するチャージポンプと、前記チャー
ジポンプの出力を入力として前記デジタルＶＣＯの入力
となる波形整形結果を出力するフィルタとを備えたこと
を特徴とする。
１に記載のデジタルＶＣＯと、前記デジタルＶＣＯの出
力周波数を基準周波数まで分周する分周回路と、外部か
らの基準周波数と前記分周回路の出力を比較して位相差
を出力する位相比較器と、前記位相比較器の出力を入力
として電位差を出力するチャージポンプと、前記チャー
ジポンプの出力を入力として前記デジタルＶＣＯの入力
となる波形整形結果を出力するフィルタとを備えたこと
を特徴とする。
【０００９】前記構成によって、比較回路においてイン
バータの出力が指定信号を満たしていない時、カウンタ
のカウント数を＋１増やす。インバータの出力が指定信
号と一致した時、比較回路からカウンタへリセット信号
を入力してカウント数を０にリセットし、カウンタ回路
からの出力が前状態の反転信号となる。
バータの出力が指定信号を満たしていない時、カウンタ
のカウント数を＋１増やす。インバータの出力が指定信
号と一致した時、比較回路からカウンタへリセット信号
を入力してカウント数を０にリセットし、カウンタ回路
からの出力が前状態の反転信号となる。
【００１０】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図５に基づいて説明する。 （実施の形態１）図１と図２は（実施の形態１）のデジ
タルＶＣＯを示す。
１〜図５に基づいて説明する。 （実施の形態１）図１と図２は（実施の形態１）のデジ
タルＶＣＯを示す。
【００１１】このデジタルＶＣＯは、３ブロックから構
成されており、各ブロックは１段のインバータとその特
性制御を行う回路１００、比較回路１０１、カウンタ回
路１０２で構成されている。
成されており、各ブロックは１段のインバータとその特
性制御を行う回路１００、比較回路１０１、カウンタ回
路１０２で構成されている。
【００１２】比較回路１０１に外部から入力するＩＮは
インバータ段数指定信号、比較回路１０１から出力され
るＯＵＴはＶＣＯの出力信号、カウンタ回路１０２から
前記回路１００に入力される入力信号ＲＩは、カウンタ
回路１０２から前記回路１００の内部のインバータへの
フィードバック信号、前記回路１００からカウンタ回路
１０２へ入力されるＲＯは、前記回路１００の内部のイ
ンバータからカウンタ回路１０２への入力信号、比較回
路１０１からカウンタ回路１０２へ入力されるＲＳＴは
カウンタ回路１０２のリセット信号である。
インバータ段数指定信号、比較回路１０１から出力され
るＯＵＴはＶＣＯの出力信号、カウンタ回路１０２から
前記回路１００に入力される入力信号ＲＩは、カウンタ
回路１０２から前記回路１００の内部のインバータへの
フィードバック信号、前記回路１００からカウンタ回路
１０２へ入力されるＲＯは、前記回路１００の内部のイ
ンバータからカウンタ回路１０２への入力信号、比較回
路１０１からカウンタ回路１０２へ入力されるＲＳＴは
カウンタ回路１０２のリセット信号である。
【００１３】この構成によって、外部からの入力電圧Ｖ
Ｉに応じたＶＣＯの出力信号ＯＵＴが比較回路１０１か
ら得られる。このように構成されたデジタルＶＣＯの各
ブロックについて、前記回路１００の内部のインバータ
の段数が上記のように１段の場合を例にして、その動作
を説明する。
Ｉに応じたＶＣＯの出力信号ＯＵＴが比較回路１０１か
ら得られる。このように構成されたデジタルＶＣＯの各
ブロックについて、前記回路１００の内部のインバータ
の段数が上記のように１段の場合を例にして、その動作
を説明する。
【００１４】まず、外部からインバータ段数指定信号Ｉ
Ｎを入力する。前記回路１００の入力信号ＲＩと出力信
号ＲＯは常に反転信号が出力される。出力信号ＲＯの反
転した回数は、前記回路１００を通過した段数と一致す
る。
Ｎを入力する。前記回路１００の入力信号ＲＩと出力信
号ＲＯは常に反転信号が出力される。出力信号ＲＯの反
転した回数は、前記回路１００を通過した段数と一致す
る。
【００１５】ここでカウンタ回路１０２の入力信号は出
力信号ＲＯであり、カウンタ回路１０２では受け入れた
信号ＲＯの反転回数のカウントを行ない、カウント数Ｃ
Ｏを出力信号とする。また出力信号ＲＯは前記回路１０
０のインバータ回路の入力信号ＲＩとして入力されてフ
ィードバックされている。
力信号ＲＯであり、カウンタ回路１０２では受け入れた
信号ＲＯの反転回数のカウントを行ない、カウント数Ｃ
Ｏを出力信号とする。また出力信号ＲＯは前記回路１０
０のインバータ回路の入力信号ＲＩとして入力されてフ
ィードバックされている。
【００１６】比較回路１０１では、カウント数ＣＯとイ
ンバータ段数指定信号ＩＮとの比較を行なう。カウント
数ＣＯとインバータ段数指定信号ＩＮの値が一致した時
には、出力信号ＯＵＴは前の状態の反転信号を出力し、
カウンタ回路１０２にリセット信号ＲＳＴを入力する。
カウント数ＣＯとインバータ段数指定信号ＩＮの値が一
致していない時には出力信号ＯＵＴは変化しない。
ンバータ段数指定信号ＩＮとの比較を行なう。カウント
数ＣＯとインバータ段数指定信号ＩＮの値が一致した時
には、出力信号ＯＵＴは前の状態の反転信号を出力し、
カウンタ回路１０２にリセット信号ＲＳＴを入力する。
カウント数ＣＯとインバータ段数指定信号ＩＮの値が一
致していない時には出力信号ＯＵＴは変化しない。
【００１７】図２において、出力信号ＯＵＴはリセット
信号ＲＳＴがＲＳＴ＝１のとき前状態の反転信号、イン
バータ段数指定信号ＩＮはＩＮ＝３のときのタイミング
図で、まず、（１）の状態について説明する。
信号ＲＳＴがＲＳＴ＝１のとき前状態の反転信号、イン
バータ段数指定信号ＩＮはＩＮ＝３のときのタイミング
図で、まず、（１）の状態について説明する。
【００１８】出力信号ＲＯは入力信号ＲＩの反転信号が
出力される。カウント数ＣＯがＣＯ＞ＩＮのため、リセ
ット信号ＲＳＴがＲＳＴ＝０である。出力信号ＯＵＴは
ＲＳＴ＝０のため変化しない。
出力される。カウント数ＣＯがＣＯ＞ＩＮのため、リセ
ット信号ＲＳＴがＲＳＴ＝０である。出力信号ＯＵＴは
ＲＳＴ＝０のため変化しない。
【００１９】次に（２）の状態について説明する。出力
信号ＲＯは入力信号ＲＩの反転信号が出力される。カウ
ント数ＣＯがＣＯ＝３のときＣＯ＝ＩＮとなるため、リ
セット信号ＲＳＴがＲＳＴ＝１となる。それ以外のとき
はＣＯ＞ＩＮとなるため、ＲＳＴ＝０である。出力信号
ＯＵＴはＲＳＴ＝１のとき（１）の状態の反転信号を出
力する。
信号ＲＯは入力信号ＲＩの反転信号が出力される。カウ
ント数ＣＯがＣＯ＝３のときＣＯ＝ＩＮとなるため、リ
セット信号ＲＳＴがＲＳＴ＝１となる。それ以外のとき
はＣＯ＞ＩＮとなるため、ＲＳＴ＝０である。出力信号
ＯＵＴはＲＳＴ＝１のとき（１）の状態の反転信号を出
力する。
【００２０】次に（３）の状態について説明する。出力
信号ＲＯは入力信号ＲＩの反転信号が出力される。カウ
ント数ＣＯがＣＯ＝３のときＣＯ＝ＩＮとなるため、リ
セット信号ＲＳＴがＲＳＴ＝１となる。それ以外のとき
はＣＯ＞ＩＮとなるため、ＲＳＴ＝０である。出力信号
ＯＵＴはＲＳＴ＝１のとき（２）の状態の反転信号を出
力する。
信号ＲＯは入力信号ＲＩの反転信号が出力される。カウ
ント数ＣＯがＣＯ＝３のときＣＯ＝ＩＮとなるため、リ
セット信号ＲＳＴがＲＳＴ＝１となる。それ以外のとき
はＣＯ＞ＩＮとなるため、ＲＳＴ＝０である。出力信号
ＯＵＴはＲＳＴ＝１のとき（２）の状態の反転信号を出
力する。
【００２１】最後に（４）の状態について説明する。出
力信号ＲＯは入力信号ＲＩの反転信号が出力される。カ
ウント数ＣＯがＣＯ＝３のときＣＯ＝ＩＮとなるため、
リセット信号ＲＳＴがＲＳＴ＝１となる。それ以外のと
きはＣＯ＞ＩＮとなるため、ＲＳＴ＝０である。出力信
号ＯＵＴはＲＳＴ＝１のとき（３）の状態の反転信号を
出力する。
力信号ＲＯは入力信号ＲＩの反転信号が出力される。カ
ウント数ＣＯがＣＯ＝３のときＣＯ＝ＩＮとなるため、
リセット信号ＲＳＴがＲＳＴ＝１となる。それ以外のと
きはＣＯ＞ＩＮとなるため、ＲＳＴ＝０である。出力信
号ＯＵＴはＲＳＴ＝１のとき（３）の状態の反転信号を
出力する。
【００２２】なお、図３は前記回路１００の具体的な構
成を示し、入力電圧ＶＩに対する出力信号ＲＯの出力周
波数特性を制御するために、インバータ４００を形成す
るトランジスタの他にトランジスタ４０１，４０２，４
０３を付加して、トランジスタ４０１の作用によって図
４にで示す低圧時の周波数制御を実行し、トランジス
タ４０３の作用によって図４にで示す高圧時の周波数
制御を実行し、トランジスタ４０２の作用によって図４
にで示すように発振利得係数の制御を実行している。
成を示し、入力電圧ＶＩに対する出力信号ＲＯの出力周
波数特性を制御するために、インバータ４００を形成す
るトランジスタの他にトランジスタ４０１，４０２，４
０３を付加して、トランジスタ４０１の作用によって図
４にで示す低圧時の周波数制御を実行し、トランジス
タ４０３の作用によって図４にで示す高圧時の周波数
制御を実行し、トランジスタ４０２の作用によって図４
にで示すように発振利得係数の制御を実行している。
【００２３】このように、比較回路１０１とカウンタ回
路１０２を奇数段のインバータを有する前記回路１００
に接続することにより、少ない奇数段のインバータ回路
でより多くの奇数段のリングオシレータと同様のＶＣＯ
の実現ができる。
路１０２を奇数段のインバータを有する前記回路１００
に接続することにより、少ない奇数段のインバータ回路
でより多くの奇数段のリングオシレータと同様のＶＣＯ
の実現ができる。
【００２４】なお、この実施の形態では前記回路１００
のインバータの段数は１段（単数）であったが、奇数の
適当な複数段のインバータを直列接続して構成しても同
様である。
のインバータの段数は１段（単数）であったが、奇数の
適当な複数段のインバータを直列接続して構成しても同
様である。
【００２５】（実施の形態２）図５は本発明の（実施の
形態２）を示す。図５において構成に必要な回路は位相
比較器３００、チャージポンプ３０１、フィルタ３０
２、デジタルＶＣＯ３０３、分周回路３０４である。符
号についてはＩＮは外部から入力するデジタルＶＣＯの
インバータ指定段数信号、ＳＴは基準周波数、ＣＭはデ
ジタルＶＣＯの出力を基準周波数まで分周させた分周周
波数、ＭＩはＣＭとＳＴの位相差信号、ＣＶはＭＩを電
圧に変換させた信号、ＶＩはＣＶをフィルタにかけて波
形を整形した信号、ＶＯはデジタルＶＣＯの出力周波数
である。
形態２）を示す。図５において構成に必要な回路は位相
比較器３００、チャージポンプ３０１、フィルタ３０
２、デジタルＶＣＯ３０３、分周回路３０４である。符
号についてはＩＮは外部から入力するデジタルＶＣＯの
インバータ指定段数信号、ＳＴは基準周波数、ＣＭはデ
ジタルＶＣＯの出力を基準周波数まで分周させた分周周
波数、ＭＩはＣＭとＳＴの位相差信号、ＣＶはＭＩを電
圧に変換させた信号、ＶＩはＣＶをフィルタにかけて波
形を整形した信号、ＶＯはデジタルＶＣＯの出力周波数
である。
【００２６】以上のように構成されたＰＬＬについて、
以下その動作を説明する。まず、外部からＳＴを入力す
る。デジタルＶＣＯ３０３の出力ＶＯをＳＴの周波数ま
で分周回路３０４で分周し、ＣＭを出力する。位相比較
器３００はＳＴとＣＭの位相差信号ＭＩを出力し、チャ
ージポンプ３０１に伝える。チャージポンプ３０１では
ＭＩを入力として位相差を電圧に変化させた信号ＣＶを
出力し、フィルタ３０２に伝える。フィルタ３０２では
ＣＶを入力として波形の整形を行いＶＩを出力する。デ
ジタルＶＣＯ３０３ではＶＩを入力として周波数ＶＯを
出力する。
以下その動作を説明する。まず、外部からＳＴを入力す
る。デジタルＶＣＯ３０３の出力ＶＯをＳＴの周波数ま
で分周回路３０４で分周し、ＣＭを出力する。位相比較
器３００はＳＴとＣＭの位相差信号ＭＩを出力し、チャ
ージポンプ３０１に伝える。チャージポンプ３０１では
ＭＩを入力として位相差を電圧に変化させた信号ＣＶを
出力し、フィルタ３０２に伝える。フィルタ３０２では
ＣＶを入力として波形の整形を行いＶＩを出力する。デ
ジタルＶＣＯ３０３ではＶＩを入力として周波数ＶＯを
出力する。
【００２７】以上のように本実施形態によれば、入力電
圧ＶＩを受けるリングカウンタのインバータの段数にか
かわらずにレイアウト設計後であっても外部入力である
インバータ段数指定信号ＩＮを変更するだけで出力周波
数の調整を行うことができ、目標の出力周波数に調整で
きるＰＬＬの実現が可能である。
圧ＶＩを受けるリングカウンタのインバータの段数にか
かわらずにレイアウト設計後であっても外部入力である
インバータ段数指定信号ＩＮを変更するだけで出力周波
数の調整を行うことができ、目標の出力周波数に調整で
きるＰＬＬの実現が可能である。
【００２８】
【発明の効果】以上のように本発明のＶＣＯ回路による
と、単数のインバータまたは奇数段のインバータを直列
接続したインバータ部と、前記インバータ部の出力信号
を計数するカウンタ回路と、前記入力電圧に応じて設定
された基準値と前記カウンタ回路の計数値とを比較して
一致を検出して出力信号が反転するとともに前記カウン
タ回路の計数をリセットする比較回路とを設け、前記カ
ウンタ回路がリセットされるたびに前記インバータ部の
入力信号を反転させるように構成し、前記比較回路の前
記出力信号をＶＣＯ出力信号としたので、入力電圧に対
して目標の出力周波数が得られない場合、レイアウト設
計後であっても外部入力を変更するだけで出力周波数の
調整を行い、目標の周波数を得られるデジタルＶＣＯお
よびデジタルＶＣＯを用いたＰＬＬを実現できるもので
ある。
と、単数のインバータまたは奇数段のインバータを直列
接続したインバータ部と、前記インバータ部の出力信号
を計数するカウンタ回路と、前記入力電圧に応じて設定
された基準値と前記カウンタ回路の計数値とを比較して
一致を検出して出力信号が反転するとともに前記カウン
タ回路の計数をリセットする比較回路とを設け、前記カ
ウンタ回路がリセットされるたびに前記インバータ部の
入力信号を反転させるように構成し、前記比較回路の前
記出力信号をＶＣＯ出力信号としたので、入力電圧に対
して目標の出力周波数が得られない場合、レイアウト設
計後であっても外部入力を変更するだけで出力周波数の
調整を行い、目標の周波数を得られるデジタルＶＣＯお
よびデジタルＶＣＯを用いたＰＬＬを実現できるもので
ある。
【図１】本発明の第１の実施形態におけるデジタルＶＣ
Ｏの構成図
Ｏの構成図
【図２】同実施の形態の出力タイミング図
【図３】同実施の形態の回路１００の構成図
【図４】同実施の形態の回路１００の入出力特性図
【図５】本発明の実施の形態２におけるＰＬＬの構成図
１００ 特性制回路を含む１段のインバータ（インバー
タ部） １０１ 比較回路 １０２ カウンタ回路 ３００ 位相比較器 ３０１ チャージポンプ ３０２ フィルタ ３０３ デジタルＶＣＯ ３０４ 分周回路
タ部） １０１ 比較回路 １０２ カウンタ回路 ３００ 位相比較器 ３０１ チャージポンプ ３０２ フィルタ ３０３ デジタルＶＣＯ ３０４ 分周回路
Claims (3)
- 【請求項１】入力電圧に応じて周波数をコントロールし
た出力信号を出力するデジタルＶＣＯであって、 単数のインバータまたは奇数段のインバータを直列接続
したインバータ部と、 前記インバータ部の出力信号を計数するカウンタ回路
と、 前記入力電圧に応じて設定された基準値と前記カウンタ
回路の計数値とを比較して一致を検出して出力信号が反
転するとともに前記カウンタ回路の計数をリセットする
比較回路とを設け、前記カウンタ回路がリセットされる
たびに前記インバータ部の入力信号を反転させるように
構成し、前記比較回路の前記出力信号をＶＣＯ出力信号
としたデジタルＶＣＯ。 - 【請求項２】インバータ部は、このインバータ部におけ
る出力周波数を制御する特性制御回路が設けられてお
り、入力信号に対する出力周波数の傾き（発振利得係
数）を制御するように構成した請求項１記載のデジタル
ＶＣＯ。 - 【請求項３】請求項１に記載のデジタルＶＣＯと、 前記デジタルＶＣＯの出力周波数を基準周波数まで分周
する分周回路と、 外部からの基準周波数と前記分周回路の出力を比較して
位相差を出力する位相比較器と、 前記位相比較器の出力を入力として電位差を出力するチ
ャージポンプと、 前記チャージポンプの出力を入力として前記デジタルＶ
ＣＯの入力となる波形整形結果を出力するフィルタとを
備えたＰＬＬ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048399A JP2001237674A (ja) | 2000-02-25 | 2000-02-25 | デジタルｖｃｏおよびｐｌｌ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048399A JP2001237674A (ja) | 2000-02-25 | 2000-02-25 | デジタルｖｃｏおよびｐｌｌ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237674A true JP2001237674A (ja) | 2001-08-31 |
Family
ID=18570487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048399A Pending JP2001237674A (ja) | 2000-02-25 | 2000-02-25 | デジタルｖｃｏおよびｐｌｌ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237674A (ja) |
-
2000
- 2000-02-25 JP JP2000048399A patent/JP2001237674A/ja active Pending
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