JP4463441B2 - Pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、PLL(Phase Locked Loop)回路に関するものである。
【0002】
【従来の技術】
従来、この種のPLL回路の一例としては、図5に示すようなT/2遅延方式のものが知られている。
このPLL回路は、図5に示すように、T/2遅延回路1と、位相比較回路2と、チャージポンプ回路3と、ループフィルタ4と、電圧制御発振回路(VCO)と、比較クロック生成回路6とを備えている。
【0003】
比較クロック生成回路6は、図6に示すように、ラッチ回路(SRフリップフロップ回路)61、62と、3入力のアンド回路63と、2入力のアンド回路64と、インバータ65とを備えている。ラッチ回路61、62は、図7に示すように、2つの2入力のナンドゲート回路66、67をたすき掛けに接続して構成したものである。
【0004】
次に、このような構成からなる従来のPLL回路において、T/2遅延回路1の遅延量が正確な場合の動作について、図8を参照して説明する。
T/2遅延回路1は、入力信号ERDPに基づき、図8(B)に示すような比較クロック生成回路6に供給する信号BRDPを生成するとともに、その信号BRDPをT/2(Tは電圧制御発振回路5のクロック周波数の周期である)だけ遅延させた図8(C)に示すような遅延信号DLRDPを生成する。
【0005】
比較クロック生成回路6は、図8(A)に示すように、電圧制御発振回路5から出力されるクロックCKP1の立ち上がりから次の立ち上がりまでのウインドウA内に、T/2遅延回路1からの信号BRDPの立ち上がりが存在すると、その最後の立ち上がりのタイミングで、図8(D)に示すような比較クロックGVCOを生成し、これを位相比較回路2に出力する。
【0006】
位相比較回路2は、その比較クロックGVCOとその遅延信号DLRDPとの立ち上がり(位相)を比較する。その比較の結果、比較クロックGVCOが遅延信号DLRDPよりも進んでいる場合には、比較クロックGVCOの立ち上がりから遅延信号DLRDPの立ち上がりまでの期間にわたってダウン信号DNを出力する。一方、図8(C)(D)に示すように、比較クロックGVCOが遅延信号DLRDPよりも遅れている場合には、遅延信号DLRDPの立ち上がりから比較クロックGVCOの立ち上がりまでの期間にわたってアップ信号UPを出力する。
【0007】
チャージポンプ回路3は、その位相比較回路2から出力されるアップ信号UPまたはダウン信号DWに応じた電流をループフィルタ4に対して出力する。ループフィルタ4は、その電流を平滑化し、その平滑化した電流に応じた電圧を電圧制御発振回路5に出力する。電圧制御発振回路5は、ループフィルタ4の出力電圧に応じた周波数のクロックCKP1を生成し、この生成クロックCKP1を比較クロック生成回路6に出力する。
【0008】
次に、図6に示す比較クロック生成回路の動作について、図9を参照して説明する。
図9(B)に示すように、T/2遅延回路1からの信号BRDPが立ち下がると、この立ち下がりでラッチ回路62の出力Rが立ち上がる。その後、図9(D)に示すように、ラッチ回路61の出力Q1が立ち上がると、この立ち上がりでアンド回路63の出力GTが立ち上がる(図9(E)参照)。
【0009】
次に、図8(C)に示すように、電圧制御発振回路5のクロックCKP1が立ち上がると、このときアンド回路63の出力GTが「H」レベルにあるので、その立ち上がりでアンド回路64の出力GVCOが、図9(F)に示すように立ち上がる。
アンド回路64の出力GVCOは、インバータ65で反転されてラッチ回路62のリセット端子に印加されるので、これによりラッチ回路62の出力Rは、図9(G)に示すように立ち下がる。この結果、アンド回路63の出力GTが、図9(E)に示すように立ち下がる。その出力GTは、ラッチ回路61のリセット端子に印加されているので、ラッチ回路61の出力が、図9(D)に示すようにが立ち下がる。
【0010】
以上の説明からわかるように、比較クロック生成回路6の目的は、電圧制御発振回路5のクロックCKP1の立ち上がりから次の立ち上がりまでの範囲A内に、T/2遅延回路1からの信号BRDPの立ち上がりエッジを見つけると、その範囲Aの最後のタイミングで比較クロックGVCOを出力することにある。
これは、信号BRDPからT/2だけ遅延した遅延信号DLRDPにとっては、図8または図9に示すようなクロックCKP1の立ち下がりから次の立ち下がりまでの範囲B内において、遅延信号DLRDPの立ち上がりエッジを見つけると、その範囲Bの中央のクロックCKP1の立ち上がりエッジで比較クロックGVCOを出力することに相当する。
【0011】
ところで、T/2遅延回路1からの信号BRDPと遅延信号DLRDPとの遅延時間が、正しくT/2になっている場合には、「範囲Aに対する信号BRDPの相対位置」と「範囲Bに対する遅延信号DLRDPの相対位置」は等しくなる。しかし、その遅延時間がT/2からずれると、そのずれに応じて上記の「範囲Aに対する信号BRDPの相対位置」と「範囲Bに対する遅延信号DLRDPの相対位置」との間にずれが生じ、以下のような不都合が生ずる。
【0012】
図10は、T/2遅延回路1の遅延信号DLRDPの遅延時間が、T/2よりもαだけ長すぎる場合である。
この場合には、図10(A)(C)に示すように、クロックCKP1と遅延信号DLRDPを比較すると、クロックCKP1の方が遅れているために、位相比較回路2は、図10(E)の破線で示すようなアップ信号UPを出力しなければならない。
【0013】
しかし、T/2遅延回路1の遅延時間がT/2よりも長すぎるため、比較クロック生成回路6の比較クロックGVCOは、図10(D)に示すように、本来出力されるタイミングよりも1クロック速いタイミングで出力されてしまう。
このため、位相比較回路2は、その出力された比較クロックCKP1の立ち上がりと、遅延信号DLRDPの立ち上がりとにより、図10(F)に示すようなダウン信号DNを出力してしまう。
【0014】
このようにクロックCKP1が遅れている場合には、アップ信号UPを出力すべきであるが、誤ってダウン信号DNが出力されてしまうので、クロックCKP1は益々遅くなり、これが頻繁に起こるとPLL回路のロックが遅い方に外れてしまうという不都合がある。
図11は、T/2遅延回路1の遅延信号DLRDPの遅延時間が、T/2よりもαだけ短い場合である。
【0015】
この場合には、図11(A)(C)に示すように、クロックCKP1と遅延信号DLRDPを比較すると、遅延信号DLRDPの方が遅れているために、位相比較回路2は、図11 (F)の破線で示すようなダウン信号DNを出力しなければならない。
しかし、T/2遅延回路1の遅延時間がT/2よりも短いため、比較クロック生成回路6の比較クロックGVCOは、図11(D)に示すように、本来出力されるタイミングよりも1クロック遅いタイミングで出力されてしまう。
【0016】
このため、この位相比較回路2は、遅延信号DLRDPの立ち上がりと、その出力された比較クロックCKP1の立ち上がりとにより、図11(E)に示すようなアップ信号UPを出力してしまう。
このように遅延信号DLRDPが遅れてクロックGVCOが進んでいる場合には、ダウン信号DNを出力すべきであるが、誤ってアップ信号UPが出力されてしまう。このため、クロックCKP1は益々進み、これが頻繁に起こるとPLL回路のロックが速い方に外れてしまうという不都合がある。
【0017】
【発明が解決しようとする課題】
ところで、このようなT/2遅延回路の遅延時間のずれに伴う上記の不都合を解消するためには、T/2遅延回路の遅延時間の精度を上げることにより実現可能である。
しかし、PLL回路で扱う周波数が高くなるに伴い、T/2遅延回路の遅延時間の精度を上げることが難しくなるので、その遅延時間の精度を上げることにより上記の不都合を解消するのは難しい。このため、T/2遅延回路の遅延時間のずれがある場合でも、ロック外れを起こさないようにしたPLL回路の出現が望まれる。
【0018】
そこで、本発明の目的は、上記の点に鑑み、遅延回路において遅延時間のずれがある場合でも、ロック外れを起こさないようにしたPLL回路を提供することにある。
【0019】
上記課題を解決し、本発明の目的を達成するために、請求項1、2に記載の各発明は、以下のように構成した。
すなわち、請求項1に記載の発明は、クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、を備え、前記リセット信号生成部は、前記電圧制御発振回路のクロックを反転する反転回路と、前記アップ信号の生成を終了させる第1リセットパルスと、前記ダウン信号の生成を終了させる第2リセットパルスとを、前記反転回路の反転クロックの立ち上がりエッジに同期してそれぞれ生成するリセット信号生成回路と、を有することを特徴とするものである。
【0020】
請求項2に記載の発明は、クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、を備え、前記リセット信号生成部は、前記電圧制御発振回路のクロックを反転する反転回路と、前記反転回路の反転クロックと前記遅延回路の前記遅延信号に基づき、前記アップ信号の生成を終了させる第1リセットパルスを生成する第1リセット信号生成回路と、前記反転クロックと前記比較クロック生成回路の前記比較クロックに基づき、前記ダウン信号の生成を終了させる第2リセットパルスを生成する第2リセット信号生成回路と、を有することを特徴とするものである。
【0022】
このような構成からなる本発明では、位相比較回路が、遅延回路からの遅延信号の立ち上がりで比較クロックの位相を進めるアップ信号の生成を開始し、比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始する。
リセット信号生成部は、位相比較回路が生成するアップ信号とダウン信号の生成をそれぞれ終了させる各リセット信号を、電圧制御発振回路のクロックに基づいてそれぞれ生成する。従って、位相比較回路で生成されるアップ信号とダウン信号は、その各リセット信号によりその生成がリセットされる。チャージポンプ回路は、そのアップ信号とダウン信号に対応する出力信号を出力する。
【0023】
このため、本発明によれば、遅延回路において遅延時間のずれがある場合でも、ロック外れを起こさないようにしたPLL回路を実現できる。
【0024】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明のPLL回路の実施形態は、図1に示すように、T/2遅延回路1と、位相比較回路2Aと、チャージポンプ回路3と、ループフィルタ4と、電圧制御発振回路(VCO)5と、比較クロック生成回路6と、リセット信号生成部7とを備えている。
【0025】
T/2遅延回路1は、入力信号ERDPに基づき、比較クロック生成回路6に供給する図3(B)に示すような信号BRDPを生成するとともに、その信号BRDPをT/2(Tは電圧制御発振回路5が発振するクロックの周期である)だけ遅延させた、遅延信号DLRDPを生成する回路である。
なお、T/2遅延回路1は、入力信号ERDPをT/2だけ遅延させて遅延信号DLRDPを生成するようにしても良い。この場合には、T/2遅延回路1からの信号BRDPに代えて、入力信号ERDPが比較クロック生成回路6に供給されるようになる。
【0026】
位相比較回路2Aは、遅延信号DLRDPの立ち上がりで比較クロックGVCOの位相を進めるアップ信号UPの生成を開始し、比較クロックGVCOの立ち上がりでその位相を遅らせるダウン信号DNの生成を開始する回路である。また、位相比較回路2Aで生成されるアップ信号UP信号とダウン信号DN信号とは、リセット信号生成部7で生成されるリセット信号UP−RES、DN−RESでそれぞれリセットされるようになっている。
【0027】
チャージポンプ回路3は、位相比較回路2Aから出力されるアップ信号UPとダウン信号DNに応じた電流を、ループフィルタ4に対して出力する回路である。ループフィルタ4は、その出力電流を平滑化し、これに応じた制御電圧を電圧制御発振回路5に応じて出力するものである。電圧制御発振回路5は、クロックを発振するとともに、その発振周波数がループフィルタ4の出力電圧(制御電圧)により制御可能な回路である。
【0028】
比較クロック生成回路6は、電圧制御発振回路5から出力されるクロックCKP1の立ち上がりから次の立ち上がりまでのウインドウ内に、T/2遅延回路1からの信号BRDPの立ち上がりが存在すると、その最後の立ち上がりのタイミングで比較クロックGVCOを生成し、これを位相比較回路2Aに出力する回路である。
【0029】
リセット信号生成部7は、電圧制御発振回路5が発振出力するクロックCKP1を反転する反転回路8と、この反転回路8で反転されたクロックCKP2の立ち上がりエッジに同期し、位相比較回路2Aで生成されるアップ信号UPとダウン信号DNをリセットするためのリセット信号UP−RES、DN−RESをそれぞれ生成するリセット信号生成回路9とからなる。
【0030】
次に、リセット信号生成回路9の具体的な構成について、図2を参照して説明する。
リセット信号生成回路9は、図2に示すように、第1リセット信号生成回路9Aと、第2リセット信号生成回路9Bとからなる。
第1リセット信号生成回路9Aは、T/2遅延回路1からの遅延信号DLRDPと、反転回路8からのクロックCKP2とに基づき、位相比較回路2Aで生成されるアップ信号UPをリセットするリセット信号UP−RESを生成する回路である。
【0031】
第2リセット信号生成回路9Bは、比較クロック生成回路6からの比較クロックGVCOと、反転回路8からのクロックCKP2とに基づき、位相比較回路2Aで生成されるダウン信号DNをリセットするリセット信号DN−RESを生成する回路である。
第1リセット信号生成回路9Aと第2リセット信号生成回路9Bとは同一に構成するので、第1リセット信号生成回路9Aについて、その詳細な構成について説明する。
【0032】
第1リセット信号生成回路9Aは、図2に示すように、ラッチ回路(SRフリップフロップ回路)91、92と、3入力のアンド回路93と、2入力のアンド回路94と、インバータ95とを備えている。ここで、ラッチ回路91、92は、図7に示すラッチ回路61と同様に構成される。
さらに詳述すると、T/2遅延回路1からの遅延信号DLRDPは、ラッチ回路92のセット入力端子Sに供給されるとともに、アンド回路93の入力側に供給されるようになっている。反転回路8からのクロックCKP2は、ラッチ回路91のセット入力端子Sに供給されるとともに、アンド回路94の入力側に供給されるようになっている。
【0033】
ラッチ回路91の出力端子(Q)の出力信号と、ラッチ回路92の出力端子(Q)の出力信号とが、アンド回路93の入力側に供給されるようになっている。アンド回路93の出力信号は、ラッチ回路91のリセット入力端子(R)と、アンド回路94の入力側に供給されるようになっている。アンド回路94の出力信号は、位相比較回路2Aのアップ信号UPをリセットするリセット信号UP−RESとして取り出すとともに、インバータ95で反転してラッチ回路92のリセット入力端子(R)に供給するようになっている。
【0034】
次に、このような構成からなる実施形態の動作例について、図3を参照して説明する。
この動作例は、図3(B)、(C)に示すように、T/2遅延回路1の遅延信号DLRDPの遅延時間が、T/2よりもαだけ長すぎる場合である。このため、比較クロック生成回路6の比較クロックGVCOは、図3(D)に示すように、本来立ち上がるはずのタイミングよりも1クロック速いタイミングで立ち上がる。
【0035】
位相比較回路2Aは、その比較クロックGVCOの立ち上がりで、図3(I)で示すように立ち上がるダウン信号DNを生成する。その後、反転回路8からクロックCKP2が図3(G)のように立ち上がると、そのクロックCKP2の立ち上がりに同期してリセット信号生成回路9で生成されるリセット信号DN−RESにより、ダウン信号DNは図3(I)に示すようにリセットされる。
【0036】
そして、T/2遅延回路1からの遅延信号DLRDPが図3(C)に示すように立ち上がると、その立ち上がりで、位相比較回路2Aは図3(H)で示すように立ち上がるアップ信号UPを生成する。その後、反転回路8からクロックCKP2が図3(G)のように立ち上がると、そのクロックCKP2の立ち上がりに同期してリセット信号生成回路9で生成されるリセット信号UP−RESにより、アップ信号UPは図3(H)に示すようにリセットされる。
【0037】
このように、位相比較回路2Aからは、アップ信号UPとダウン信号DNとの両方が生成されて出力される。チャージポンプ回路3は、その両信号の差に応じた電流を出力し、この電流がループフィルタ4で平滑化され、これに応じた電圧が電圧制御発振回路5に供給される。
なお、図3(F)は、図5に示す従来のPLL回路において、T/2遅延回路の遅延時間が(T/2+α)の場合に、位相比較回路から誤って出力されてしまうダウン信号UP’を示す。また、図3(E)は、その場合に、その位相比較回路から本来出力されるべきアップ信号UP’を示す。
【0038】
次に、図2に示す第1リセット信号生成回路9Aの動作について、図4を参照して説明する。
図4(A)に示すように、T/2遅延回路1からの信号DLRDPが立ち下がると、この立ち下がりでラッチ回路92の出力Rが図4(F)に示すように立ち上がる。その後、図4(C)に示すように、ラッチ回路91の出力Q1が立ち上がると、この立ち上がりでアンド回路93の出力GTが立ち上がる(図4(D)参照)。
【0039】
次に、図4(B)に示すように、反転回路8からのクロックCKP2が立ち上がると、このときアンド回路93の出力GTが「H」レベルにあるので、その立ち上がりでアンド回路94から出力されるリセット信号UP−RESが、図4(E)に示すように立ち上がる。
そのリセット信号UP−RESは、インバータ95で反転されてラッチ回路92のリセット端子に印加されるので、これによりラッチ回路92の出力Rは、図4(F)に示すように立ち下がる。この結果、アンド回路93の出力GTが、図4(D)に示すように立ち下がる。その出力GTは、ラッチ回路91のリセット端子に印加されているので、ラッチ回路91の出力Q1が、図4(C)に示すようにが立ち下がる。
【0040】
以上説明したように、この実施形態によれば、位相比較回路2Aにおいてアップ信号UPとダウン信号DNとの双方が生成され、その双方の差は、図5に示す従来のPLL回路において、位相比較回路から本来出力されるべき図3(E)に示すようなアップ信号UP’に相当する。
このため、この実施形態によれば、T/2遅延回路において遅延時間のずれがあるような場合でも、ロック(同期)外れを起こさないPLL回路を得ることができる。
【0041】
【発明の効果】
以上述べたように、本発明によれば、遅延回路において遅延時間のずれがある場合でも、ロック外れを起こさないようにしたPLL回路を実現できる。
【図面の簡単な説明】
【図1】本発明の実施形態の構成を示すブロック図である。
【図2】リセット信号生成回路の具体的な構成の一例を示す回路図である。
【図3】本発明の実施形態の動作の一例を説明する各部の波形図である。
【図4】リセット信号生成回路の動作の一例を説明する各部の波形図である。
【図5】従来のPLL回路の構成を示すブロック図である。
【図6】従来の比較クロクック生成回路の具体的な構成を示す回路図である。
【図7】ラッチ回路の内部の構成を示す回路図である。
【図8】従来のPLL回路において、T/2遅延回路の遅延量が正しい場合の動作を説明する各部の波形図である。
【図9】従来の比較クロクック生成回路において、その動作の一例を説明する各部の波形図である。
【図10】従来のPLL回路において、T/2遅延回路の遅延量が長すぎる場合の動作を説明する各部の波形図である。
【図11】従来のPLL回路において、T/2遅延回路の遅延量が短すぎる場合の動作を説明する各部の波形図である。
【符号の説明】
1 T/2遅延回路
2A 位相比較回路
3 チャージポンプ回路
4 ループフィルタ
5 電圧制御発振回路(VCO)
6 比較クロック生成回路
7 リセット信号生成部
8 反転回路
9 リセット信号生成回路
9A 第1リセット信号生成回路
9B 第2リセット信号生成回路
Claims (2)
- クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、
入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、
前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、
前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、
この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、
このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、
前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、
を備え、
前記リセット信号生成部は、
前記電圧制御発振回路のクロックを反転する反転回路と、
前記アップ信号の生成を終了させる第1リセットパルスと、前記ダウン信号の生成を終了させる第2リセットパルスとを、前記反転回路の反転クロックの立ち上がりエッジに同期してそれぞれ生成するリセット信号生成回路と、
を有することを特徴とするPLL回路。 - クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、
入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、
前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、
前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、
この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、
このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、
前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、
を備え、
前記リセット信号生成部は、
前記電圧制御発振回路のクロックを反転する反転回路と、
前記反転回路の反転クロックと前記遅延回路の前記遅延信号に基づき、前記アップ信号の生成を終了させる第1リセットパルスを生成する第1リセット信号生成回路と、
前記反転クロックと前記比較クロック生成回路の前記比較クロックに基づき、前記ダウン信号の生成を終了させる第2リセットパルスを生成する第2リセット信号生成回路と、
を有することを特徴とするPLL回路。
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