JPH09167961A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH09167961A JPH09167961A JP7326971A JP32697195A JPH09167961A JP H09167961 A JPH09167961 A JP H09167961A JP 7326971 A JP7326971 A JP 7326971A JP 32697195 A JP32697195 A JP 32697195A JP H09167961 A JPH09167961 A JP H09167961A
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- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 分周器の雑音を原因として電圧制御発振器の
出力に加わる位相雑音を大幅に軽減する。 【解決手段】 分周器出力ａ2 をＤＦＦ９のＤ入力へ、
分周器７への入力クロックａ1 をインバータ１１によっ
て反転してＤＦＦ９のＣ入力へ与える。分周器出力ｂ2
をＤＦＦ１０のＤ入力へ、分周器８への入力クロックｂ
1 をインバータ１２によって反転してＤＦＦ１０のＣ入
力へ与える。ＤＦＦ９のＱ出力を出力信号ａ3 として、
ＤＦＦ１０のＱ出力を出力信号ｂ3 として、位相比較器
１へ与える。これにより、分周器出力ａ2 ，ｂ2 が入力
クロックａ1 ，ｂ1 の半周期遅れた時点でＤＦＦ９，１
０に取り込まれ、出力信号ａ3 ，ｂ3 として位相比較器
１へ与えられる。
出力に加わる位相雑音を大幅に軽減する。 【解決手段】 分周器出力ａ2 をＤＦＦ９のＤ入力へ、
分周器７への入力クロックａ1 をインバータ１１によっ
て反転してＤＦＦ９のＣ入力へ与える。分周器出力ｂ2
をＤＦＦ１０のＤ入力へ、分周器８への入力クロックｂ
1 をインバータ１２によって反転してＤＦＦ１０のＣ入
力へ与える。ＤＦＦ９のＱ出力を出力信号ａ3 として、
ＤＦＦ１０のＱ出力を出力信号ｂ3 として、位相比較器
１へ与える。これにより、分周器出力ａ2 ，ｂ2 が入力
クロックａ1 ，ｂ1 の半周期遅れた時点でＤＦＦ９，１
０に取り込まれ、出力信号ａ3 ，ｂ3 として位相比較器
１へ与えられる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ回路に関
し、特にＰＬＬ周波数シンセサイザの雑音を低減するＰ
ＬＬ回路の回路構成に関するものである。
し、特にＰＬＬ周波数シンセサイザの雑音を低減するＰ
ＬＬ回路の回路構成に関するものである。
【０００２】
【従来の技術】従来より、この種のＰＬＬ回路として、
例えば特開平２−２４９１０２号公報に示されたような
ものがある。このＰＬＬ回路は、電圧制御発振器と、こ
の電圧制御発振器の出力信号を分周する分周器と、この
分周器の出力信号の位相を基準クロックの位相と比較し
てその位相差を検出する位相比較器と、この位相比較器
の出力信号で駆動されるチャージポンプ回路と、このチ
ャージポンプ回路の出力を平滑化するためのループフィ
ルタとを備え、このループフィルタの出力電圧によって
電圧制御発振器の周波数を制御するようにしている。
例えば特開平２−２４９１０２号公報に示されたような
ものがある。このＰＬＬ回路は、電圧制御発振器と、こ
の電圧制御発振器の出力信号を分周する分周器と、この
分周器の出力信号の位相を基準クロックの位相と比較し
てその位相差を検出する位相比較器と、この位相比較器
の出力信号で駆動されるチャージポンプ回路と、このチ
ャージポンプ回路の出力を平滑化するためのループフィ
ルタとを備え、このループフィルタの出力電圧によって
電圧制御発振器の周波数を制御するようにしている。
【０００３】この特開平２−２４９１０２号公報に示さ
れたＰＬＬ回路をより一般化すると、おおむね、図４の
ような構成となる。同図において、１は位相比較器、２
はチャージポンプ、３はループフィルタ、４は電圧制御
発振器（ＶＣＯ）、５はプリスケーラ、６は基準クロッ
ク発振器、７は第１の分周器、８は第２の分周器、ａ1
はプリスケーラ５の出力信号（分周器７への入力クロッ
ク）、ｂ1 は基準クロック発振器６からの基準クロック
（分周器８への入力クロック）、ａ2 は分周器７の出力
信号（分周器出力）、ｂ2 は分周器８の出力信号（分周
器出力）である。
れたＰＬＬ回路をより一般化すると、おおむね、図４の
ような構成となる。同図において、１は位相比較器、２
はチャージポンプ、３はループフィルタ、４は電圧制御
発振器（ＶＣＯ）、５はプリスケーラ、６は基準クロッ
ク発振器、７は第１の分周器、８は第２の分周器、ａ1
はプリスケーラ５の出力信号（分周器７への入力クロッ
ク）、ｂ1 は基準クロック発振器６からの基準クロック
（分周器８への入力クロック）、ａ2 は分周器７の出力
信号（分周器出力）、ｂ2 は分周器８の出力信号（分周
器出力）である。
【０００４】このＰＬＬ回路において、ＶＣＯ４の出力
信号はプリスケーラ５でＬ分周された後、さらに分周器
７でＮ分周される。一方、基準クロック発振器６からの
基準クロックは分周器８でＭ分周される。但し、Ｌ、
Ｍ、Ｎは自然数である。位相比較器１は、分周器出力ａ
2 と分周器出力ｂ2 を入力し、その位相差に比例した電
圧を出力する。チャージポンプ２は位相比較器１の出力
電圧に応じて駆動される。ループフィルタ３は、チャー
ジポンプ２の出力を平滑化し、ＶＣＯ４への制御電圧と
する。これによって、ＰＬＬ（位相同期ループ）が形成
され、位相比較器１に入力の位相差が一定となるように
ネガティブフィードバックがかかる。この時、ＶＣＯ４
の出力周波数ｆ0 は、ｆ0 ＝ｆｒ×Ｎ・Ｌ／Ｍとして定
まる。なお、この式において、ｆｒは基準クロック発振
器６の発振周波数である。
信号はプリスケーラ５でＬ分周された後、さらに分周器
７でＮ分周される。一方、基準クロック発振器６からの
基準クロックは分周器８でＭ分周される。但し、Ｌ、
Ｍ、Ｎは自然数である。位相比較器１は、分周器出力ａ
2 と分周器出力ｂ2 を入力し、その位相差に比例した電
圧を出力する。チャージポンプ２は位相比較器１の出力
電圧に応じて駆動される。ループフィルタ３は、チャー
ジポンプ２の出力を平滑化し、ＶＣＯ４への制御電圧と
する。これによって、ＰＬＬ（位相同期ループ）が形成
され、位相比較器１に入力の位相差が一定となるように
ネガティブフィードバックがかかる。この時、ＶＣＯ４
の出力周波数ｆ0 は、ｆ0 ＝ｆｒ×Ｎ・Ｌ／Ｍとして定
まる。なお、この式において、ｆｒは基準クロック発振
器６の発振周波数である。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＬ回路では、分周器出力ａ2 ，ｂ2 が位
相比較器１の入力信号としてそのまま使われているため
に、分周器７，８内部の論理値が反転する際に生じるグ
ランドバウンスやオーバシュートによる影響を直接受
け、ＶＣＯ４の出力に大きな位相雑音が加わるという問
題がある。
うな従来のＰＬＬ回路では、分周器出力ａ2 ，ｂ2 が位
相比較器１の入力信号としてそのまま使われているため
に、分周器７，８内部の論理値が反転する際に生じるグ
ランドバウンスやオーバシュートによる影響を直接受
け、ＶＣＯ４の出力に大きな位相雑音が加わるという問
題がある。
【０００６】この様子を図５を用いて説明する。図５
（ａ）は分周器７，８への入力クロックａ1 ，ｂ1 を示
し、図５（ｂ）は分周器７，８からの分周器出力ａ2 ，
ｂ2 を示す。分周器７，８が入力クロックａ1 ，ｂ1 の
立ち上がりエッジでトリガされて動作すると（図５
（ａ）におけるｔ１点）、その分周器出力号ａ2 ，ｂ2
は、遅延によって、やや遅れた時点で変化する（図５
（ｂ）におけるｔ２点）。図５（ｃ）は分周器７，８の
内部の論理値の反転によって生じるグランドバウンスや
オーバシュートによる雑音を表している。これらの雑音
は、当然、分周器７，８への入力クロックａ1 ，ｂ1 の
立ち上がりの直後に発生しており、丁度、分周器出力ａ
2 ，ｂ2 の変化点と重なる。従って、図５（ｄ），
（ｅ）に拡大して示すように、分周器７，８で発生する
雑音（ノイズ）の影響が分周器出力ａ2 ，ｂ2の位相の
ジッタとなる。このような状態で位相比較を行い、ＰＬ
Ｌを作動させると、当然ＶＣＯ４の出力には、図３
（ａ）に示すように、本来の出力の他に余計な雑音成分
が含まれることになる。
（ａ）は分周器７，８への入力クロックａ1 ，ｂ1 を示
し、図５（ｂ）は分周器７，８からの分周器出力ａ2 ，
ｂ2 を示す。分周器７，８が入力クロックａ1 ，ｂ1 の
立ち上がりエッジでトリガされて動作すると（図５
（ａ）におけるｔ１点）、その分周器出力号ａ2 ，ｂ2
は、遅延によって、やや遅れた時点で変化する（図５
（ｂ）におけるｔ２点）。図５（ｃ）は分周器７，８の
内部の論理値の反転によって生じるグランドバウンスや
オーバシュートによる雑音を表している。これらの雑音
は、当然、分周器７，８への入力クロックａ1 ，ｂ1 の
立ち上がりの直後に発生しており、丁度、分周器出力ａ
2 ，ｂ2 の変化点と重なる。従って、図５（ｄ），
（ｅ）に拡大して示すように、分周器７，８で発生する
雑音（ノイズ）の影響が分周器出力ａ2 ，ｂ2の位相の
ジッタとなる。このような状態で位相比較を行い、ＰＬ
Ｌを作動させると、当然ＶＣＯ４の出力には、図３
（ａ）に示すように、本来の出力の他に余計な雑音成分
が含まれることになる。
【０００７】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、分周器の雑
音を原因として電圧制御発振器の出力に加わる位相雑音
を大幅に軽減することのできるＰＬＬ回路を提供するこ
とにある。
なされたもので、その目的とするところは、分周器の雑
音を原因として電圧制御発振器の出力に加わる位相雑音
を大幅に軽減することのできるＰＬＬ回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、第１発明（請求項１に係る発明）は、電圧制
御発振手段と、この電圧制御発振手段の出力信号の立ち
上がりエッジおよび立ち下がりエッジの何れか一方でト
リガされ動作し、電圧制御発振手段の出力信号を分周し
て出力する分周手段と、電圧制御発振手段の出力信号の
立ち上がりエッジおよび立ち下がりエッジの内、分周手
段のトリガに使用されない方のエッジでトリガされ、分
周手段の出力信号を取り込んで出力するフリップフロッ
プ手段と、基準クロック発生手段と、フリップフロップ
手段からの出力信号と基準クロック発生手段からの基準
クロックとを入力とし、その位相差に応じた電圧を出力
する位相比較手段と、この位相比較手段からの出力電圧
を平滑化して電圧制御発振手段への制御電圧とする平滑
化手段とを備えたものである。
るために、第１発明（請求項１に係る発明）は、電圧制
御発振手段と、この電圧制御発振手段の出力信号の立ち
上がりエッジおよび立ち下がりエッジの何れか一方でト
リガされ動作し、電圧制御発振手段の出力信号を分周し
て出力する分周手段と、電圧制御発振手段の出力信号の
立ち上がりエッジおよび立ち下がりエッジの内、分周手
段のトリガに使用されない方のエッジでトリガされ、分
周手段の出力信号を取り込んで出力するフリップフロッ
プ手段と、基準クロック発生手段と、フリップフロップ
手段からの出力信号と基準クロック発生手段からの基準
クロックとを入力とし、その位相差に応じた電圧を出力
する位相比較手段と、この位相比較手段からの出力電圧
を平滑化して電圧制御発振手段への制御電圧とする平滑
化手段とを備えたものである。
【０００９】この発明によれば、分周手段が電圧制御発
振手段の出力信号の立ち上がりエッジでトリガされ動作
するものとすれば、フリップフロップ手段が電圧制御発
振手段の出力信号の立ち下がりエッジでトリガされ、分
周手段の出力信号を取り込んで出力する。なお、この発
明において、電圧制御発振手段は図１におけるＶＣＯ４
に対応し、分周手段は分周器７に対応し、フリップフロ
ップ手段はインバータ１１およびＤＦＦ９に対応し、基
準クロック発生手段は基準クロック発振器６に対応し、
位相比較手段は位相比較器１に対応し、平滑化手段はチ
ャージポンプ２およびループフィルタ３に対応する。
振手段の出力信号の立ち上がりエッジでトリガされ動作
するものとすれば、フリップフロップ手段が電圧制御発
振手段の出力信号の立ち下がりエッジでトリガされ、分
周手段の出力信号を取り込んで出力する。なお、この発
明において、電圧制御発振手段は図１におけるＶＣＯ４
に対応し、分周手段は分周器７に対応し、フリップフロ
ップ手段はインバータ１１およびＤＦＦ９に対応し、基
準クロック発生手段は基準クロック発振器６に対応し、
位相比較手段は位相比較器１に対応し、平滑化手段はチ
ャージポンプ２およびループフィルタ３に対応する。
【００１０】第２発明（請求項２に係る発明）は、電圧
制御発振手段と、この電圧制御発振手段の出力信号を分
周して出力するプリスケーラと、このプリスケーラの出
力信号の立ち上がりエッジおよび立ち下がりエッジの何
れか一方でトリガされ動作し、プリスケーラの出力信号
を分周して出力する分周手段と、プリスケーラの出力信
号の立ち上がりエッジおよび立ち下がりエッジの内、分
周手段のトリガに使用されない方のエッジでトリガさ
れ、分周手段の出力信号を取り込んで出力するフリップ
フロップ手段と、基準クロック発生手段と、フリップフ
ロップ手段からの出力信号と基準クロック発生手段から
の基準クロックとを入力とし、その位相差に応じた電圧
を出力する位相比較手段と、この位相比較手段からの出
力電圧を平滑化して電圧制御発振手段への制御電圧とす
る平滑化手段と備えたものである。
制御発振手段と、この電圧制御発振手段の出力信号を分
周して出力するプリスケーラと、このプリスケーラの出
力信号の立ち上がりエッジおよび立ち下がりエッジの何
れか一方でトリガされ動作し、プリスケーラの出力信号
を分周して出力する分周手段と、プリスケーラの出力信
号の立ち上がりエッジおよび立ち下がりエッジの内、分
周手段のトリガに使用されない方のエッジでトリガさ
れ、分周手段の出力信号を取り込んで出力するフリップ
フロップ手段と、基準クロック発生手段と、フリップフ
ロップ手段からの出力信号と基準クロック発生手段から
の基準クロックとを入力とし、その位相差に応じた電圧
を出力する位相比較手段と、この位相比較手段からの出
力電圧を平滑化して電圧制御発振手段への制御電圧とす
る平滑化手段と備えたものである。
【００１１】この発明によれば、分周手段がプリスケー
ラの出力信号の立ち上がりエッジでトリガされ動作する
ものとすれば、フリップフロップ手段がプリスケーラの
出力信号の立ち下がりエッジでトリガされ、分周手段の
出力信号を取り込んで出力する。なお、この発明におい
て、電圧制御発振手段は図１におけるＶＣＯ４に対応
し、プリスケーラはプリスケーラ５に対応し、分周手段
は分周器７に対応し、フリップフロップ手段はインバー
タ１１およびＤＦＦ９に対応し、基準クロック発生手段
は基準クロック発振器６に対応し、位相比較手段は位相
比較器１に対応し、平滑化手段はチャージポンプ２およ
びループフィルタ３に対応する。
ラの出力信号の立ち上がりエッジでトリガされ動作する
ものとすれば、フリップフロップ手段がプリスケーラの
出力信号の立ち下がりエッジでトリガされ、分周手段の
出力信号を取り込んで出力する。なお、この発明におい
て、電圧制御発振手段は図１におけるＶＣＯ４に対応
し、プリスケーラはプリスケーラ５に対応し、分周手段
は分周器７に対応し、フリップフロップ手段はインバー
タ１１およびＤＦＦ９に対応し、基準クロック発生手段
は基準クロック発振器６に対応し、位相比較手段は位相
比較器１に対応し、平滑化手段はチャージポンプ２およ
びループフィルタ３に対応する。
【００１２】第３発明（請求項３に係る発明）は、電圧
制御発振手段と、この電圧制御発振手段の出力信号の立
ち上がりエッジおよび立ち下がりエッジの何れか一方で
トリガされ動作し、電圧制御発振手段の出力信号を分周
して出力する第１の分周手段と、電圧制御発振手段の出
力信号の立ち上がりエッジおよび立ち下がりエッジの
内、第１の分周手段のトリガに使用されない方のエッジ
でトリガされ、第１の分周手段の出力信号を取り込んで
出力する第１のフリップフロップ手段と、基準クロック
発生手段と、この基準クロック発生手段からの基準クロ
ックの立ち上がりエッジおよび立ち下がりエッジの何れ
か一方でトリガされ動作し、基準クロック発生手段から
の基準クロックを分周して出力する第２の分周手段と、
基準クロック発生手段からの基準クロックの立ち上がり
エッジおよび立ち下がりエッジの内、第２の分周手段の
トリガに使用されない方のエッジでトリガされ、第２の
分周手段の出力信号を取り込んで出力する第２のフリッ
プフロップ手段と、第１のフリップフロップ手段からの
出力信号と第２のフリップフロップ手段からの出力信号
とを入力とし、その位相差に応じた電圧を出力する位相
比較手段と、この位相比較手段からの出力電圧を平滑化
して電圧制御発振手段への制御電圧とする平滑化手段と
を備えたものである。
制御発振手段と、この電圧制御発振手段の出力信号の立
ち上がりエッジおよび立ち下がりエッジの何れか一方で
トリガされ動作し、電圧制御発振手段の出力信号を分周
して出力する第１の分周手段と、電圧制御発振手段の出
力信号の立ち上がりエッジおよび立ち下がりエッジの
内、第１の分周手段のトリガに使用されない方のエッジ
でトリガされ、第１の分周手段の出力信号を取り込んで
出力する第１のフリップフロップ手段と、基準クロック
発生手段と、この基準クロック発生手段からの基準クロ
ックの立ち上がりエッジおよび立ち下がりエッジの何れ
か一方でトリガされ動作し、基準クロック発生手段から
の基準クロックを分周して出力する第２の分周手段と、
基準クロック発生手段からの基準クロックの立ち上がり
エッジおよび立ち下がりエッジの内、第２の分周手段の
トリガに使用されない方のエッジでトリガされ、第２の
分周手段の出力信号を取り込んで出力する第２のフリッ
プフロップ手段と、第１のフリップフロップ手段からの
出力信号と第２のフリップフロップ手段からの出力信号
とを入力とし、その位相差に応じた電圧を出力する位相
比較手段と、この位相比較手段からの出力電圧を平滑化
して電圧制御発振手段への制御電圧とする平滑化手段と
を備えたものである。
【００１３】この発明によれば、第１の分周手段が電圧
制御発振手段の出力信号の立ち上がりエッジでトリガさ
れ動作するものとすれば、第１のフリップフロップ手段
が電圧制御発振手段の出力信号の立ち下がりエッジでト
リガされ、第１の分周手段の出力信号を取り込んで出力
する。また、第２の分周手段が基準クロックの立ち上が
りエッジでトリガされ動作するものとすれば、第２のフ
リップフロップ手段が基準クロックの立ち下がりエッジ
でトリガされ、第２の分周手段の出力信号を取り込んで
出力する。
制御発振手段の出力信号の立ち上がりエッジでトリガさ
れ動作するものとすれば、第１のフリップフロップ手段
が電圧制御発振手段の出力信号の立ち下がりエッジでト
リガされ、第１の分周手段の出力信号を取り込んで出力
する。また、第２の分周手段が基準クロックの立ち上が
りエッジでトリガされ動作するものとすれば、第２のフ
リップフロップ手段が基準クロックの立ち下がりエッジ
でトリガされ、第２の分周手段の出力信号を取り込んで
出力する。
【００１４】なお、この発明において、電圧制御発振手
段は図１におけるＶＣＯ４に対応し、第１の分周手段は
分周器７に対応し、第１のフリップフロップ手段はイン
バータ１１およびＤＦＦ９に対応し、基準クロック発生
手段は基準クロック発振器６に対応し、第２の分周手段
は分周器８に対応し、第２のフリップフロップ手段はイ
ンバータ１２およびＤＦＦ１０に対応し、位相比較手段
は位相比較器１に対応し、平滑化手段はチャージポンプ
２およびループフィルタ３に対応する。
段は図１におけるＶＣＯ４に対応し、第１の分周手段は
分周器７に対応し、第１のフリップフロップ手段はイン
バータ１１およびＤＦＦ９に対応し、基準クロック発生
手段は基準クロック発振器６に対応し、第２の分周手段
は分周器８に対応し、第２のフリップフロップ手段はイ
ンバータ１２およびＤＦＦ１０に対応し、位相比較手段
は位相比較器１に対応し、平滑化手段はチャージポンプ
２およびループフィルタ３に対応する。
【００１５】第４発明（請求項４に係る発明）は、電圧
制御発振手段と、この電圧制御発振手段の出力信号を分
周して出力するプリスケーラと、このプリスケーラの出
力信号の立ち上がりエッジおよび立ち下がりエッジの何
れか一方でトリガされ動作し、プリスケーラの出力信号
を分周して出力する第１の分周手段と、プリスケーラの
出力信号の立ち上がりエッジおよび立ち下がりエッジの
内、第１の分周手段のトリガに使用されない方のエッジ
でトリガされ、第１の分周手段の出力信号を取り込んで
出力する第１のフリップフロップ手段と、基準クロック
発生手段と、この基準クロック発生手段からの基準クロ
ックの立ち上がりエッジおよび立ち下がりエッジの何れ
か一方でトリガされ動作し、基準クロック発生手段から
の基準クロックを分周して出力する第２の分周手段と、
基準クロック発生手段からの基準クロックの立ち上がり
エッジおよび立ち下がりエッジの内、第２の分周手段の
トリガに使用されない方のエッジでトリガされ、第２の
分周手段の出力信号を取り込んで出力する第２のフリッ
プフロップ手段と、第１のフリップフロップ手段からの
出力信号と第２のフリップフロップ手段からの出力信号
とを入力とし、その位相差に応じた電圧を出力する位相
比較手段と、この位相比較手段からの出力電圧を平滑化
して電圧制御発振手段への制御電圧とする平滑化手段と
を備えたものである。
制御発振手段と、この電圧制御発振手段の出力信号を分
周して出力するプリスケーラと、このプリスケーラの出
力信号の立ち上がりエッジおよび立ち下がりエッジの何
れか一方でトリガされ動作し、プリスケーラの出力信号
を分周して出力する第１の分周手段と、プリスケーラの
出力信号の立ち上がりエッジおよび立ち下がりエッジの
内、第１の分周手段のトリガに使用されない方のエッジ
でトリガされ、第１の分周手段の出力信号を取り込んで
出力する第１のフリップフロップ手段と、基準クロック
発生手段と、この基準クロック発生手段からの基準クロ
ックの立ち上がりエッジおよび立ち下がりエッジの何れ
か一方でトリガされ動作し、基準クロック発生手段から
の基準クロックを分周して出力する第２の分周手段と、
基準クロック発生手段からの基準クロックの立ち上がり
エッジおよび立ち下がりエッジの内、第２の分周手段の
トリガに使用されない方のエッジでトリガされ、第２の
分周手段の出力信号を取り込んで出力する第２のフリッ
プフロップ手段と、第１のフリップフロップ手段からの
出力信号と第２のフリップフロップ手段からの出力信号
とを入力とし、その位相差に応じた電圧を出力する位相
比較手段と、この位相比較手段からの出力電圧を平滑化
して電圧制御発振手段への制御電圧とする平滑化手段と
を備えたものである。
【００１６】この発明によれば、第１の分周手段がプリ
スケーラの出力信号の立ち上がりエッジでトリガされ動
作するものとすれば、第１のフリップフロップ手段がプ
リスケーラの出力信号の立ち下がりエッジでトリガさ
れ、第１の分周手段の出力信号を取り込んで出力する。
また、第２の分周手段が基準クロックの立ち上がりエッ
ジでトリガされ動作するものとすれば、第２のフリップ
フロップ手段が基準クロックの立ち下がりエッジでトリ
ガされ、第２の分周手段の出力信号を取り込んで出力す
る。
スケーラの出力信号の立ち上がりエッジでトリガされ動
作するものとすれば、第１のフリップフロップ手段がプ
リスケーラの出力信号の立ち下がりエッジでトリガさ
れ、第１の分周手段の出力信号を取り込んで出力する。
また、第２の分周手段が基準クロックの立ち上がりエッ
ジでトリガされ動作するものとすれば、第２のフリップ
フロップ手段が基準クロックの立ち下がりエッジでトリ
ガされ、第２の分周手段の出力信号を取り込んで出力す
る。
【００１７】なお、この発明において、電圧制御発振手
段は図１におけるＶＣＯ４に対応し、プリスケーラはプ
リスケーラ５に対応し、第１の分周手段は分周器７に対
応し、第１のフリップフロップ手段はインバータ１１お
よびＤＦＦ９に対応し、基準クロック発生手段は基準ク
ロック発振器６に対応し、第２の分周手段は分周器８に
対応し、第２のフリップフロップ手段はインバータ１２
およびＤＦＦ１０に対応し、位相比較手段は位相比較器
１に対応し、平滑化手段はチャージポンプ２およびルー
プフィルタ３に対応する。
段は図１におけるＶＣＯ４に対応し、プリスケーラはプ
リスケーラ５に対応し、第１の分周手段は分周器７に対
応し、第１のフリップフロップ手段はインバータ１１お
よびＤＦＦ９に対応し、基準クロック発生手段は基準ク
ロック発振器６に対応し、第２の分周手段は分周器８に
対応し、第２のフリップフロップ手段はインバータ１２
およびＤＦＦ１０に対応し、位相比較手段は位相比較器
１に対応し、平滑化手段はチャージポンプ２およびルー
プフィルタ３に対応する。
【００１８】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。図１はこの発明の一実施の形態を示
すＰＬＬ回路のブロック図である。同図において、図４
と同一符号は同一或いは同等構成要素を示し、その説明
は省略する。
き詳細に説明する。図１はこの発明の一実施の形態を示
すＰＬＬ回路のブロック図である。同図において、図４
と同一符号は同一或いは同等構成要素を示し、その説明
は省略する。
【００１９】この実施の形態では、図４に示した従来の
回路構成に対し、Ｄフリップフロップ（ＤＦＦ）９，１
０およびインバータ１１，１２を追加して設け、分周器
出力ａ2 をＤＦＦ９のＤ入力へ、分周器７への入力クロ
ックａ1 をインバータ１１によって反転してＤＦＦ９の
Ｃ入力へ与えるようにし、また分周器出力ｂ2 をＤＦＦ
１０のＤ入力へ、分周器８への入力クロックｂ1 をイン
バータ１２によって反転してＤＦＦ１０のＣ入力へ与え
るようにし、ＤＦＦ９のＱ出力を出力信号ａ3として、
ＤＦＦ１０のＱ出力を出力信号ｂ3 として、位相比較器
１へ与えるようにしている。
回路構成に対し、Ｄフリップフロップ（ＤＦＦ）９，１
０およびインバータ１１，１２を追加して設け、分周器
出力ａ2 をＤＦＦ９のＤ入力へ、分周器７への入力クロ
ックａ1 をインバータ１１によって反転してＤＦＦ９の
Ｃ入力へ与えるようにし、また分周器出力ｂ2 をＤＦＦ
１０のＤ入力へ、分周器８への入力クロックｂ1 をイン
バータ１２によって反転してＤＦＦ１０のＣ入力へ与え
るようにし、ＤＦＦ９のＱ出力を出力信号ａ3として、
ＤＦＦ１０のＱ出力を出力信号ｂ3 として、位相比較器
１へ与えるようにしている。
【００２０】このＰＬＬ回路において、ＤＦＦ９は、分
周器７への入力クロックａ1 をインバータ１１で反転し
たクロックに同期して分周器出力ａ2 を取り込み、出力
信号ａ3 として位相比較器１へ出力する。また、ＤＦＦ
１０は、分周器８への入力クロックｂ1 をインバータ１
２で反転したクロックに同期して分周器出力ｂ2 を取り
込み、出力信号ｂ3 として位相比較器１へ出力する。Ｄ
ＦＦ９，１０と分周器７，８が共に駆動クロックの立ち
上がりエッジでトリガされ動作するものとすれば、イン
バータ１１，１２の作用により、分周器７，８はそれぞ
れ入力クロックａ1 ，ｂ1 の立ち上がりエッジでトリガ
され、ＤＦＦ９，１０は入力クロックａ1 ，ｂ1 の立ち
下がりエッジでトリガされることになる。
周器７への入力クロックａ1 をインバータ１１で反転し
たクロックに同期して分周器出力ａ2 を取り込み、出力
信号ａ3 として位相比較器１へ出力する。また、ＤＦＦ
１０は、分周器８への入力クロックｂ1 をインバータ１
２で反転したクロックに同期して分周器出力ｂ2 を取り
込み、出力信号ｂ3 として位相比較器１へ出力する。Ｄ
ＦＦ９，１０と分周器７，８が共に駆動クロックの立ち
上がりエッジでトリガされ動作するものとすれば、イン
バータ１１，１２の作用により、分周器７，８はそれぞ
れ入力クロックａ1 ，ｂ1 の立ち上がりエッジでトリガ
され、ＤＦＦ９，１０は入力クロックａ1 ，ｂ1 の立ち
下がりエッジでトリガされることになる。
【００２１】この状況を図２を用いて説明する。なお、
図２（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は図５
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）に対応し、図
２（ｆ）は（ｄ）フリップフロップ９，１０の出力信号
ａ3 ，ｂ3 を示している。このタイムチャートからも分
かるように、ＤＦＦ９は分周器出力ａ2 を入力クロック
ａ1 の半周期だけ遅れた時点ｔ３で取り込んで出力信号
ａ3 とし、ＤＦＦ１０は分周器出力ｂ2 を入力クロック
ｂ1 の半周期だけ遅れた時点ｔ３で取り込んで出力信号
ｂ3 としている。
図２（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は図５
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）に対応し、図
２（ｆ）は（ｄ）フリップフロップ９，１０の出力信号
ａ3 ，ｂ3 を示している。このタイムチャートからも分
かるように、ＤＦＦ９は分周器出力ａ2 を入力クロック
ａ1 の半周期だけ遅れた時点ｔ３で取り込んで出力信号
ａ3 とし、ＤＦＦ１０は分周器出力ｂ2 を入力クロック
ｂ1 の半周期だけ遅れた時点ｔ３で取り込んで出力信号
ｂ3 としている。
【００２２】図２（ｄ）は図２（ｂ）を、図２（ｅ）は
図２（ｃ）を、図２（ｇ）は図２（ｆ）を、拡大して示
したものである。図２（ｄ），（ｅ），（ｇ）から明ら
かなように、このＰＬＬ回路では、分周器出力ａ2 ，ｂ
2 には分周器７，８の内部の雑音によって位相ジッタが
生じるが、この分周器出力ａ2 ，ｂ2 が入力クロックａ
1 ，ｂ1 の半周期ずらしてＤＦＦ９，１０に取り込ま
れ、出力信号ａ3 ，ｂ3として位相比較器１へ与えられ
ることにより、位相ジッタが大幅に軽減されるものとな
る。これによって、ＶＣＯ４の出力に加わる位相雑音
が、図３（ｂ）に示すように大幅に低減されるようにな
る。
図２（ｃ）を、図２（ｇ）は図２（ｆ）を、拡大して示
したものである。図２（ｄ），（ｅ），（ｇ）から明ら
かなように、このＰＬＬ回路では、分周器出力ａ2 ，ｂ
2 には分周器７，８の内部の雑音によって位相ジッタが
生じるが、この分周器出力ａ2 ，ｂ2 が入力クロックａ
1 ，ｂ1 の半周期ずらしてＤＦＦ９，１０に取り込ま
れ、出力信号ａ3 ，ｂ3として位相比較器１へ与えられ
ることにより、位相ジッタが大幅に軽減されるものとな
る。これによって、ＶＣＯ４の出力に加わる位相雑音
が、図３（ｂ）に示すように大幅に低減されるようにな
る。
【００２３】なお、この実施の形態では、ＤＦＦ９，１
０と分周器７，８が共に駆動クロックの立ち上がりエッ
ジでトリガされ動作するものとして説明したが、立ち下
がりエッジでトリガされ動作するものを用いてもよい。
また、本実施の形態では、分周器７の前段にプリスケー
ラ５を設けるものとしたが、プリスケーラ５を省略した
構成としてもよい。また、本実施の形態では、基準クロ
ック発振器６の発振周波数ｆｒが高いことを前提とし、
基準クロックｂ1 に対して分周器８，ＤＦＦ１０，イン
バータ１２を設けたが、基準クロック発振器６の発振周
波数ｆｒを適当な低い値として定めることにより、分周
器８，ＤＦＦ１０，インバータ１２を省略することも可
能である。
０と分周器７，８が共に駆動クロックの立ち上がりエッ
ジでトリガされ動作するものとして説明したが、立ち下
がりエッジでトリガされ動作するものを用いてもよい。
また、本実施の形態では、分周器７の前段にプリスケー
ラ５を設けるものとしたが、プリスケーラ５を省略した
構成としてもよい。また、本実施の形態では、基準クロ
ック発振器６の発振周波数ｆｒが高いことを前提とし、
基準クロックｂ1 に対して分周器８，ＤＦＦ１０，イン
バータ１２を設けたが、基準クロック発振器６の発振周
波数ｆｒを適当な低い値として定めることにより、分周
器８，ＤＦＦ１０，インバータ１２を省略することも可
能である。
【００２４】
【発明の効果】以上説明したことから明らかなように本
発明によれば、分周手段の出力信号が雑音が少ないタイ
ミングでフリップフロップ手段に取り込まれ、位相比較
手段へ与えられるものとなり、分周器の雑音を原因とし
て電圧制御発振器の出力に加わる位相雑音を大幅に軽減
することが可能となる。
発明によれば、分周手段の出力信号が雑音が少ないタイ
ミングでフリップフロップ手段に取り込まれ、位相比較
手段へ与えられるものとなり、分周器の雑音を原因とし
て電圧制御発振器の出力に加わる位相雑音を大幅に軽減
することが可能となる。
【図１】 本発明の一実施の形態を示すＰＬＬ回路のブ
ロック図である。
ロック図である。
【図２】 このＰＬＬ回路での特徴的な動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図３】 このＰＬＬ回路のスプリアス低減効果を従来
のＰＬＬ回路と比較して示す図である。
のＰＬＬ回路と比較して示す図である。
【図４】 従来のＰＬＬ回路のブロック図である。
【図５】 従来のＰＬＬ回路での問題点を説明するため
のタイムチャートである。
のタイムチャートである。
１…位相比較器、２…チャージポンプ、３…ループフィ
ルタ、４…電圧制御発振器（ＶＣＯ）、５…プリスケー
ラ、６…基準クロック発振器、７，８…分周器、９…Ｄ
フリップフロップ（ＤＦＦ）、１１，１２…インバー
タ。
ルタ、４…電圧制御発振器（ＶＣＯ）、５…プリスケー
ラ、６…基準クロック発振器、７，８…分周器、９…Ｄ
フリップフロップ（ＤＦＦ）、１１，１２…インバー
タ。
Claims (4)
- 【請求項１】 入力される制御電圧に応じた周波数の信
号を発振し出力する電圧制御発振手段と、 この電圧制御発振手段の出力信号の立ち上がりエッジお
よび立ち下がりエッジの何れか一方でトリガされ動作
し、前記電圧制御発振手段の出力信号を分周して出力す
る分周手段と、 前記電圧制御発振手段の出力信号の立ち上がりエッジお
よび立ち下がりエッジの内、前記分周手段のトリガに使
用されない方のエッジでトリガされ、前記分周手段の出
力信号を取り込んで出力するフリップフロップ手段と、 基準となる周波数のクロック信号を発生する基準クロッ
ク発生手段と、 前記フリップフロップ手段からの出力信号と前記基準ク
ロック発生手段からの基準クロックとを入力とし、その
位相差に応じた電圧を出力する位相比較手段と、 この位相比較手段からの出力電圧を平滑化して前記電圧
制御発振手段への制御電圧とする平滑化手段とを備えた
ことを特徴とするＰＬＬ回路。 - 【請求項２】 入力される制御電圧に応じた周波数の信
号を発振し出力する電圧制御発振手段と、 この電圧制御発振手段の出力信号を分周して出力するプ
リスケーラと、 このプリスケーラの出力信号の立ち上がりエッジおよび
立ち下がりエッジの何れか一方でトリガされ動作し、前
記プリスケーラの出力信号を分周して出力する分周手段
と、 前記プリスケーラの出力信号の立ち上がりエッジおよび
立ち下がりエッジの内、前記分周手段のトリガに使用さ
れない方のエッジでトリガされ、前記分周手段の出力信
号を取り込んで出力するフリップフロップ手段と、 基準となる周波数のクロック信号を発生する基準クロッ
ク発生手段と、 前記フリップフロップ手段からの出力信号と前記基準ク
ロック発生手段からの基準クロックとを入力とし、その
位相差に応じた電圧を出力する位相比較手段と、 この位相比較手段からの出力電圧を平滑化して前記電圧
制御発振手段への制御電圧とする平滑化手段とを備えた
ことを特徴とするＰＬＬ回路。 - 【請求項３】 入力される制御電圧に応じた周波数の信
号を発振し出力する電圧制御発振手段と、 この電圧制御発振手段の出力信号の立ち上がりエッジお
よび立ち下がりエッジの何れか一方でトリガされ動作
し、前記電圧制御発振手段の出力信号を分周して出力す
る第１の分周手段と、 前記電圧制御発振手段の出力信号の立ち上がりエッジお
よび立ち下がりエッジの内、前記第１の分周手段のトリ
ガに使用されない方のエッジでトリガされ、前記第１の
分周手段の出力信号を取り込んで出力する第１のフリッ
プフロップ手段と、 基準となる周波数のクロック信号を発生する基準クロッ
ク発生手段と、 この基準クロック発生手段からの基準クロックの立ち上
がりエッジおよび立ち下がりエッジの何れか一方でトリ
ガされ動作し、前記基準クロック発生手段からの基準ク
ロックを分周して出力する第２の分周手段と、 前記基準クロック発生手段からの基準クロックの立ち上
がりエッジおよび立ち下がりエッジの内、前記第２の分
周手段のトリガに使用されない方のエッジでトリガさ
れ、前記第２の分周手段の出力信号を取り込んで出力す
る第２のフリップフロップ手段と、 前記第１のフリップフロップ手段からの出力信号と前記
第２のフリップフロップ手段からの出力信号とを入力と
し、その位相差に応じた電圧を出力する位相比較手段
と、 この位相比較手段からの出力電圧を平滑化して前記電圧
制御発振手段への制御電圧とする平滑化手段とを備えた
ことを特徴とするＰＬＬ回路。 - 【請求項４】 入力される制御電圧に応じた周波数の信
号を発振し出力する電圧制御発振手段と、 この電圧制御発振手段の出力信号を分周して出力するプ
リスケーラと、 このプリスケーラの出力信号の立ち上がりエッジおよび
立ち下がりエッジの何れか一方でトリガされ動作し、前
記プリスケーラの出力信号を分周して出力する第１の分
周手段と、 前記プリスケーラの出力信号の立ち上がりエッジおよび
立ち下がりエッジの内、前記第１の分周手段のトリガに
使用されない方のエッジでトリガされ、前記第１の分周
手段の出力信号を取り込んで出力する第１のフリップフ
ロップ手段と、 基準となる周波数のクロック信号を発生する基準クロッ
ク発生手段と、 この基準クロック発生手段からの基準クロックの立ち上
がりエッジおよび立ち下がりエッジの何れか一方でトリ
ガされ動作し、前記基準クロック発生手段からの基準ク
ロックを分周して出力する第２の分周手段と、 前記基準クロック発生手段からの基準クロックの立ち上
がりエッジおよび立ち下がりエッジの内、前記第２の分
周手段のトリガに使用されない方のエッジでトリガさ
れ、前記第２の分周手段の出力信号を取り込んで出力す
る第２のフリップフロップ手段と、 前記第１のフリップフロップ手段からの出力信号と前記
第２のフリップフロップ手段からの出力信号とを入力と
し、その位相差に応じた電圧を出力する位相比較手段
と、 この位相比較手段からの出力電圧を平滑化して前記電圧
制御発振手段への制御電圧とする平滑化手段とを備えた
ことを特徴とするＰＬＬ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326971A JP2836555B2 (ja) | 1995-12-15 | 1995-12-15 | Ｐｌｌ回路 |
| US08/763,967 US6249560B1 (en) | 1995-12-15 | 1996-12-10 | PLL circuit and noise reduction means for PLL circuit |
| AU75315/96A AU722717B2 (en) | 1995-12-15 | 1996-12-12 | PLL circuit and noise reduction means for PLL circuit |
| TW085115358A TW332950B (en) | 1995-12-15 | 1996-12-12 | PLL circuit and noise reduction |
| KR1019960065229A KR100256838B1 (ko) | 1995-12-15 | 1996-12-13 | Pll 회로와 pll 회로용 노이즈 감소 방법 |
| CA002192881A CA2192881C (en) | 1995-12-15 | 1996-12-13 | Pll circuit and noise reduction means for pll circuit |
| CNB961213310A CN1287526C (zh) | 1995-12-15 | 1996-12-14 | Pll电路和降pll电路噪声的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326971A JP2836555B2 (ja) | 1995-12-15 | 1995-12-15 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167961A true JPH09167961A (ja) | 1997-06-24 |
| JP2836555B2 JP2836555B2 (ja) | 1998-12-14 |
Family
ID=18193851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7326971A Expired - Fee Related JP2836555B2 (ja) | 1995-12-15 | 1995-12-15 | Ｐｌｌ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6249560B1 (ja) |
| JP (1) | JP2836555B2 (ja) |
| KR (1) | KR100256838B1 (ja) |
| CN (1) | CN1287526C (ja) |
| AU (1) | AU722717B2 (ja) |
| CA (1) | CA2192881C (ja) |
| TW (1) | TW332950B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025548A (ja) * | 2014-07-23 | 2016-02-08 | 株式会社ソシオネクスト | Ｐｌｌ回路および半導体集積回路 |
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|---|---|---|---|---|
| US6784751B2 (en) * | 2001-09-18 | 2004-08-31 | Nokia Corporation | Method and apparatus providing resampling function in a modulus prescaler of a frequency source |
| US7088797B2 (en) * | 2002-09-10 | 2006-08-08 | Broadcom Corporation | Phase lock loop with cycle drop and add circuitry |
| US7643591B2 (en) * | 2006-07-26 | 2010-01-05 | International Business Machines Corproation | Transition balancing for noise reduction /Di/Dt reduction during design, synthesis, and physical design |
| US20080111597A1 (en) * | 2006-11-09 | 2008-05-15 | International Business Machines Corporation | Systems and Arrangements for Controlling a Phase Locked Loop |
| US7823107B2 (en) * | 2007-10-19 | 2010-10-26 | International Business Machines Corporation | Transition balancing for noise reduction/Di/Dt reduction during design, synthesis, and physical design |
| KR100983055B1 (ko) * | 2008-08-28 | 2010-09-17 | 전자부품연구원 | 무선통신 시스템용 주파수 분주기 및 이의 구동방법 |
| US9571109B2 (en) * | 2015-03-27 | 2017-02-14 | International Business Machines Corporation | Voltage controlled oscillator runaway prevention |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281519A (ja) * | 1987-05-13 | 1988-11-18 | Noboru Yamaguchi | 同期クロック信号発生装置 |
| US4791488A (en) * | 1987-08-12 | 1988-12-13 | Rca Licensing Corporation | Line-locked clock signal generation system |
| US4888564A (en) * | 1987-11-06 | 1989-12-19 | Victor Company Of Japan, Ltd. | Phase-locked loop circuit |
| JP2748676B2 (ja) | 1990-09-19 | 1998-05-13 | 日本電気株式会社 | Ｐｌｌ回路 |
| US5216387A (en) * | 1991-09-10 | 1993-06-01 | John Fluke Mfg. Co., Inc. | Noise reduction method and apparatus for phase-locked loops |
| JPH066213A (ja) * | 1992-06-22 | 1994-01-14 | Hitachi Ltd | Ｐｌｌ回路のロック検出回路 |
| JP2859082B2 (ja) * | 1993-05-17 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | ビットクロック再生装置 |
-
1995
- 1995-12-15 JP JP7326971A patent/JP2836555B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-10 US US08/763,967 patent/US6249560B1/en not_active Expired - Lifetime
- 1996-12-12 AU AU75315/96A patent/AU722717B2/en not_active Ceased
- 1996-12-12 TW TW085115358A patent/TW332950B/zh not_active IP Right Cessation
- 1996-12-13 KR KR1019960065229A patent/KR100256838B1/ko not_active IP Right Cessation
- 1996-12-13 CA CA002192881A patent/CA2192881C/en not_active Expired - Fee Related
- 1996-12-14 CN CNB961213310A patent/CN1287526C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025548A (ja) * | 2014-07-23 | 2016-02-08 | 株式会社ソシオネクスト | Ｐｌｌ回路および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| AU7531596A (en) | 1997-06-19 |
| TW332950B (en) | 1998-06-01 |
| CN1287526C (zh) | 2006-11-29 |
| CA2192881C (en) | 2000-07-04 |
| KR970055559A (ko) | 1997-07-31 |
| CA2192881A1 (en) | 1997-06-16 |
| CN1162871A (zh) | 1997-10-22 |
| AU722717B2 (en) | 2000-08-10 |
| US6249560B1 (en) | 2001-06-19 |
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