JP2561794Y2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2561794Y2 JP2561794Y2 JP1987176791U JP17679187U JP2561794Y2 JP 2561794 Y2 JP2561794 Y2 JP 2561794Y2 JP 1987176791 U JP1987176791 U JP 1987176791U JP 17679187 U JP17679187 U JP 17679187U JP 2561794 Y2 JP2561794 Y2 JP 2561794Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- flop
- flip
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
（イ） 産業上の利用分野
本考案は、VHF帯、UHF帯の高周波信号を受信する周波
数シンセサイザに使用されるPLL回路に関する。 （ロ） 従来の技術 従来、PLL回路は、水晶発振回路等の周波数の安定し
た信号源から得られる基準周波数信号と電圧制御発振回
路（VCO）の発振出力をプログラマブルディバイダで分
周して得られる分周出力とを位相比較回路で比較し、位
相差に応じた電圧でVCOを制御していた。上述のプログ
ラマブルディバイダは、各段の出力がすべて“H"レベル
（あるいは“L"レベル）になった状態を検出し、この信
号により予め定められたデータがプリセットされてい
た。しかし、UHF帯やVHF帯用のPLL回路に用いられるプ
ログラマブルディバイダでは、構成ビット数が大きくな
るため、プログラマブルディバイダ内のフリップフロッ
プの時間遅れが問題となり、周波数応答性が悪化する。
これを解決するための方法として周波数エクステンダ方
式がある。 周波数エクステンダ方式は、第３図に示される如く、
カウンタ（１）の計数値がすべて“H"レベルとなる２個
手前を検出し、その検出出力をVCOからの出力ｆINをク
ロックとするＤ−FF（２）に入力し、Ｄ−FF（２）で遅
延されたＱ出力をカウンタ（１）のプリセット信号とす
ると共に、分周出力として位相比較回路へ出力するもの
である。 この方式により、最大動作周波数を約1.5倍〜２倍に
することが可能となり、高周波に適したプログラマブル
ディバイダが得られた。この技術は総合電子出版社から
発行された「PLL応用回路」の第58頁に記載されてい
る。 （ハ） 考案が解決しようとする問題点 しかしながら、第３図に示された回路では、プログラ
マブルディバイダの出力信号のパルス幅は、VCOの周波
数に比例して狭くなる。例えば、AM帯でVCOの発振周波
数が1MHzのとき、パルス幅は１μsec、FM帯で発振周波
数が100MHzのとき、パルス幅は10nsec、UHF帯で発振周
波数が1,000MHzのとき、パルス幅は1nsecとなる。従っ
て、UHF帯用、VHF帯用の周波数シンセサイザに用いられ
るPLL回路では、プログラマブルディバイダの動作速度
を向上させると共に、位相比較回路の動作速度も同時に
向上させなければならない。 一方、基準周波数信号の周波数は、それほど高くな
く、100MHz〜数MHz程度のものが使用される。仮に1MHz
としても基準周波数振動のパルス幅は100nsec程度であ
る。 従って、上述したパルス幅の大幅に異なる信号が入力
される位相比較回路をLSI内部に形成するためには、各
々の信号に対する寄生容量の影響が異なる等の理由で、
パターン設計が非常に難しくなる欠点があった。 （ニ） 問題点を解決するための手段 本考案は、上述した点に鑑みて創作されたものであ
り、プログラマブルディバイダの分周出力を入力し、電
圧制御発振回路の発振出力に基いて、プログラマブルデ
ィバイダのプリセット制御信号を発生する第１フリップ
フロップと、この第１フリップフロップの出力信号を入
力する少なくとも１個の第２フリップフロップ、及び、
第２フリップフロップと第１フリップフロップの出力信
号を入力し、第１フリップフロップの出力信号をパルス
幅伸張した出力を発生する論理回路とより成るパルス伸
張回路を設けたものであり、位相比較回路に印加される
パルス幅を広げることにより、パターン設計が容易にな
るPLL回路を提供するものである。 （ホ） 作用 上述の手段によれば、プログラマブルディバイダから
出力される分周出力に基いて、VCOの発振出力と同期し
たプリセット制御信号がパルス伸張回路から出力される
ため、プログラマブルディバイダのビット数が多くなっ
ても遅延時間の余裕が生じ、VCOの周波数を高くするこ
とができ、また、パルス幅の狭いプリセット信号をVCO
の発振出力で伸張するのでVCOの発振出力と同期し且つ
パルス幅の広いパルスが位相比較回路に印加される。 （ヘ） 実施例 第１図は、本考案の実施例を示すブロック図である。
（３）は基準周波数信号発生回路、（４）は制御電圧Ｖ
Cによって発振周波数が制御される電圧制御発振回路、
（５）はプログラマブルディバイダ、（６）はパルス伸
張回路、（７）は位相比較回路である。 基準周波数信号発生回路（３）は、水晶発振回路
（８）から出力される安定な周波数信号を所定の周波数
に分周する1/N分周回路であり、その分周出力REは位相
比較回路（７）に印加される。プログラマブルディバイ
ダ（５）は、VCO（４）からの発振出力ｆVCOを入力し、
外部からプリセットされるデータに従った分周比で分周
する回路であり、Ｍ段のプリンタセット入力端子付Ｔ−
FF（９）と、２段目のＴ−FF（９）の反転出力と他の段
のＴ−FF（９）の出力が印加されたANDゲート（10）と
から構成され、ANDゲート（10）の出力が分周出力とし
てパルス伸張回路（６）に印加される。パルス伸張回路
（６）は、ANDゲート（10）の出力が印加されるＤ−FF
（11）と、Ｄ−FF（11）の出力が印加されるＤ−FF（1
2）とＤ−FF（11）及び（12）の出力が印加されるORゲ
ート（13）から構成される。Ｄ−FF（11）及び（12）
は、プログラマブルディバイダ（５）に印加されるVCO
（４）の発振出力ｆVCOをクロック信号として動作し、
Ｄ−FF（11）の出力は、プリセット制御信号としてプロ
グラマブルディバイダ（５）のＴ−FF（９）のプリセッ
ト制御入力Ｐに印加される。Ｄ−FF（12）とORゲート
（13）は、Ｄ−FF（11）の出力を遅延して、２倍のパル
ス幅の出力PEを得るもので、出力PEは位相比較回路
（７）に印加される。尚、インバータ（14）（15）は、
Ｄ−FF（12）による遅延で出力PEに発生するヒゲを防止
するものである。 第２図は、第１図に示されたパルス伸張回路（６）の
動作を示すタイミング図である。Ｔ−FF（９）、Ｄ−FF
（11）及び（12）はすべてクロックパルスの立ち下がり
で動作する。発振出力ｆVCOを分周するプログラマブル
ディバイダ（５）に於いて、Ｔ−FF（９）の出力がすべ
て“H"レベルとなる２個手前、即ち、２段目のＴ−FF
（９）の出力のみが“L"レベルとなったとき、ANDゲー
ト（10）の出力ＤIVは、発振出力ｆVCOの１周期の期間
“H"レベルとなり、次の周期で、Ｄ−FF（11）の出力Ｑ
1が“H"レベルとなる。出力Ｑ1の立ち下がりによりＴ−
FF（９）に外部から印加されるデータが印加されるが、
その時点は、Ｔ−FF（９）がすべて“L"レベルとなる時
点と同期している。更に、出力Ｑ1が“H"レベルとなる
ことによって発振出力ｆVCOの次の周期でＤ−FF（12）
の出力Ｑ2が“H"レベルとなっている。従って、ORゲー
ト（13）の出力PEは、出力Ｑ1と出力Ｑ2が“H"レベルと
なっている期間“H"レベルとなる。即ち、Ｔ−FF（９）
のプリセット制御信号の２倍のパルス幅となるのであ
る。このとき、インバータ（15）の出力は出力Ｑ1より
わずか遅延されるため、出力Ｑ1と出力Ｑ2の境界でヒゲ
が発生することはなくなる。 このように位相比較回路（７）に印加されるプログラ
マブルディバイダ（５）としての出力信号PEのパルス幅
が広がることにより、位相比較回路（７）のパターン設
計が容易となる。 尚、実施例では、パルス幅を２倍に伸張したが、Ｄ−
FF（12）を多段接続することにより、３倍、４倍…と伸
張することも可能である。 （ト） 考案の効果 上述の如く本考案によれば、UHF帯、VHF帯に使用され
るPLL回路の設計が容易となり、特に、位相比較回路の
パターン設計が容易となる利点があり、高周波用PLL回
路の集積回路が得られるものである。
数シンセサイザに使用されるPLL回路に関する。 （ロ） 従来の技術 従来、PLL回路は、水晶発振回路等の周波数の安定し
た信号源から得られる基準周波数信号と電圧制御発振回
路（VCO）の発振出力をプログラマブルディバイダで分
周して得られる分周出力とを位相比較回路で比較し、位
相差に応じた電圧でVCOを制御していた。上述のプログ
ラマブルディバイダは、各段の出力がすべて“H"レベル
（あるいは“L"レベル）になった状態を検出し、この信
号により予め定められたデータがプリセットされてい
た。しかし、UHF帯やVHF帯用のPLL回路に用いられるプ
ログラマブルディバイダでは、構成ビット数が大きくな
るため、プログラマブルディバイダ内のフリップフロッ
プの時間遅れが問題となり、周波数応答性が悪化する。
これを解決するための方法として周波数エクステンダ方
式がある。 周波数エクステンダ方式は、第３図に示される如く、
カウンタ（１）の計数値がすべて“H"レベルとなる２個
手前を検出し、その検出出力をVCOからの出力ｆINをク
ロックとするＤ−FF（２）に入力し、Ｄ−FF（２）で遅
延されたＱ出力をカウンタ（１）のプリセット信号とす
ると共に、分周出力として位相比較回路へ出力するもの
である。 この方式により、最大動作周波数を約1.5倍〜２倍に
することが可能となり、高周波に適したプログラマブル
ディバイダが得られた。この技術は総合電子出版社から
発行された「PLL応用回路」の第58頁に記載されてい
る。 （ハ） 考案が解決しようとする問題点 しかしながら、第３図に示された回路では、プログラ
マブルディバイダの出力信号のパルス幅は、VCOの周波
数に比例して狭くなる。例えば、AM帯でVCOの発振周波
数が1MHzのとき、パルス幅は１μsec、FM帯で発振周波
数が100MHzのとき、パルス幅は10nsec、UHF帯で発振周
波数が1,000MHzのとき、パルス幅は1nsecとなる。従っ
て、UHF帯用、VHF帯用の周波数シンセサイザに用いられ
るPLL回路では、プログラマブルディバイダの動作速度
を向上させると共に、位相比較回路の動作速度も同時に
向上させなければならない。 一方、基準周波数信号の周波数は、それほど高くな
く、100MHz〜数MHz程度のものが使用される。仮に1MHz
としても基準周波数振動のパルス幅は100nsec程度であ
る。 従って、上述したパルス幅の大幅に異なる信号が入力
される位相比較回路をLSI内部に形成するためには、各
々の信号に対する寄生容量の影響が異なる等の理由で、
パターン設計が非常に難しくなる欠点があった。 （ニ） 問題点を解決するための手段 本考案は、上述した点に鑑みて創作されたものであ
り、プログラマブルディバイダの分周出力を入力し、電
圧制御発振回路の発振出力に基いて、プログラマブルデ
ィバイダのプリセット制御信号を発生する第１フリップ
フロップと、この第１フリップフロップの出力信号を入
力する少なくとも１個の第２フリップフロップ、及び、
第２フリップフロップと第１フリップフロップの出力信
号を入力し、第１フリップフロップの出力信号をパルス
幅伸張した出力を発生する論理回路とより成るパルス伸
張回路を設けたものであり、位相比較回路に印加される
パルス幅を広げることにより、パターン設計が容易にな
るPLL回路を提供するものである。 （ホ） 作用 上述の手段によれば、プログラマブルディバイダから
出力される分周出力に基いて、VCOの発振出力と同期し
たプリセット制御信号がパルス伸張回路から出力される
ため、プログラマブルディバイダのビット数が多くなっ
ても遅延時間の余裕が生じ、VCOの周波数を高くするこ
とができ、また、パルス幅の狭いプリセット信号をVCO
の発振出力で伸張するのでVCOの発振出力と同期し且つ
パルス幅の広いパルスが位相比較回路に印加される。 （ヘ） 実施例 第１図は、本考案の実施例を示すブロック図である。
（３）は基準周波数信号発生回路、（４）は制御電圧Ｖ
Cによって発振周波数が制御される電圧制御発振回路、
（５）はプログラマブルディバイダ、（６）はパルス伸
張回路、（７）は位相比較回路である。 基準周波数信号発生回路（３）は、水晶発振回路
（８）から出力される安定な周波数信号を所定の周波数
に分周する1/N分周回路であり、その分周出力REは位相
比較回路（７）に印加される。プログラマブルディバイ
ダ（５）は、VCO（４）からの発振出力ｆVCOを入力し、
外部からプリセットされるデータに従った分周比で分周
する回路であり、Ｍ段のプリンタセット入力端子付Ｔ−
FF（９）と、２段目のＴ−FF（９）の反転出力と他の段
のＴ−FF（９）の出力が印加されたANDゲート（10）と
から構成され、ANDゲート（10）の出力が分周出力とし
てパルス伸張回路（６）に印加される。パルス伸張回路
（６）は、ANDゲート（10）の出力が印加されるＤ−FF
（11）と、Ｄ−FF（11）の出力が印加されるＤ−FF（1
2）とＤ−FF（11）及び（12）の出力が印加されるORゲ
ート（13）から構成される。Ｄ−FF（11）及び（12）
は、プログラマブルディバイダ（５）に印加されるVCO
（４）の発振出力ｆVCOをクロック信号として動作し、
Ｄ−FF（11）の出力は、プリセット制御信号としてプロ
グラマブルディバイダ（５）のＴ−FF（９）のプリセッ
ト制御入力Ｐに印加される。Ｄ−FF（12）とORゲート
（13）は、Ｄ−FF（11）の出力を遅延して、２倍のパル
ス幅の出力PEを得るもので、出力PEは位相比較回路
（７）に印加される。尚、インバータ（14）（15）は、
Ｄ−FF（12）による遅延で出力PEに発生するヒゲを防止
するものである。 第２図は、第１図に示されたパルス伸張回路（６）の
動作を示すタイミング図である。Ｔ−FF（９）、Ｄ−FF
（11）及び（12）はすべてクロックパルスの立ち下がり
で動作する。発振出力ｆVCOを分周するプログラマブル
ディバイダ（５）に於いて、Ｔ−FF（９）の出力がすべ
て“H"レベルとなる２個手前、即ち、２段目のＴ−FF
（９）の出力のみが“L"レベルとなったとき、ANDゲー
ト（10）の出力ＤIVは、発振出力ｆVCOの１周期の期間
“H"レベルとなり、次の周期で、Ｄ−FF（11）の出力Ｑ
1が“H"レベルとなる。出力Ｑ1の立ち下がりによりＴ−
FF（９）に外部から印加されるデータが印加されるが、
その時点は、Ｔ−FF（９）がすべて“L"レベルとなる時
点と同期している。更に、出力Ｑ1が“H"レベルとなる
ことによって発振出力ｆVCOの次の周期でＤ−FF（12）
の出力Ｑ2が“H"レベルとなっている。従って、ORゲー
ト（13）の出力PEは、出力Ｑ1と出力Ｑ2が“H"レベルと
なっている期間“H"レベルとなる。即ち、Ｔ−FF（９）
のプリセット制御信号の２倍のパルス幅となるのであ
る。このとき、インバータ（15）の出力は出力Ｑ1より
わずか遅延されるため、出力Ｑ1と出力Ｑ2の境界でヒゲ
が発生することはなくなる。 このように位相比較回路（７）に印加されるプログラ
マブルディバイダ（５）としての出力信号PEのパルス幅
が広がることにより、位相比較回路（７）のパターン設
計が容易となる。 尚、実施例では、パルス幅を２倍に伸張したが、Ｄ−
FF（12）を多段接続することにより、３倍、４倍…と伸
張することも可能である。 （ト） 考案の効果 上述の如く本考案によれば、UHF帯、VHF帯に使用され
るPLL回路の設計が容易となり、特に、位相比較回路の
パターン設計が容易となる利点があり、高周波用PLL回
路の集積回路が得られるものである。
【図面の簡単な説明】
第１図は本考案の実施例を示すブロック図、第２図は第
１図に示された実施例のタイミング図、第３図は、従来
例を示す回路図である。 （３）……基準周波数信号発生回路、（４）……電圧制
御発振回路、（５）……プログラマブルディバイダ、
（６）……パルス伸張回路、（７）……位相比較回路。
１図に示された実施例のタイミング図、第３図は、従来
例を示す回路図である。 （３）……基準周波数信号発生回路、（４）……電圧制
御発振回路、（５）……プログラマブルディバイダ、
（６）……パルス伸張回路、（７）……位相比較回路。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭58−196731（ＪＰ，Ａ)
特開 昭57−55628（ＪＰ，Ａ)
実開 昭55−133640（ＪＰ，Ｕ)
特公 昭59−50141（ＪＰ，Ｂ２)
柳沢健編「ＰＬＬ応用回路」総合電子
出版社（1977）ｐ54−58
Claims (1)
- (57)【実用新案登録請求の範囲】 １．基準周波数信号を発生する基準周波数信号発生回路
と、電圧によって周波数が制御される電圧制御発振回路
と、該電圧制御発振回路の発振出力を変更可能な設定さ
れた分周比で分周するプログラマブルディバイダと、該
プログラマブルディバイダの分周出力を入力し、前記電
圧制御発振回路の発振出力に基いて前記プログラマブル
ディバイダのプリセット制御信号を発生する第１フリッ
プフロップと、前記電圧制御発振回路の発振出力に基づ
いて前記第１フリップフロップの出力信号を遅延させる
少なくとも１個の第２フリップフロップ、及び、該第２
フリップフロップと前記第１フリップフロップの出力信
号を入力し、第１フリップフロップの出力信号をパルス
幅伸張した出力を発生する論理和とより成るパルス伸張
回路と、該パルス伸張回路の出力と前記基準周波数信号
を入力し、前記電圧制御発振回路を制御する位相比較回
路とを備えたPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987176791U JP2561794Y2 (ja) | 1987-11-19 | 1987-11-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987176791U JP2561794Y2 (ja) | 1987-11-19 | 1987-11-19 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0181037U JPH0181037U (ja) | 1989-05-31 |
| JP2561794Y2 true JP2561794Y2 (ja) | 1998-02-04 |
Family
ID=31468494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987176791U Expired - Lifetime JP2561794Y2 (ja) | 1987-11-19 | 1987-11-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561794Y2 (ja) |
-
1987
- 1987-11-19 JP JP1987176791U patent/JP2561794Y2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 柳沢健編「ＰＬＬ応用回路」総合電子出版社（１９７７）ｐ５４−５８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0181037U (ja) | 1989-05-31 |
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