JP4754159B2

JP4754159B2 - データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路

Info

Publication number: JP4754159B2
Application number: JP2002564879A
Authority: JP
Inventors: 直樹桑田; 拓司山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-02-16
Filing date: 2001-02-16
Publication date: 2011-08-24
Anticipated expiration: 2021-02-16
Also published as: JPWO2002065688A1; US7643601B2; WO2002065688A1; US20040062336A1

Description

技術分野
本発明は光送受信機に関し、特に高速光通信システムにおいてデータ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路に関するものである。
大都市間等を結ぶ幹線系光通信システムは、今後の動画像伝送やデータ伝送など社会の高度情報化に対応すべく、より大容量で且つ超高速なシステムが求められている。光通信システムにおける３Ｒ中継器や端局では、光信号受信部において受信した光信号の光−電気信号変換、等化増幅、タイミングクロック抽出、及び信号識別などの処理を行っている。通常、これらの機能は集積回路によって実現されている。近年では、タイミングクロック抽出に関しては、集積化の容易さからＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）技術が用いられている。
背景技術
１０〜４０Ｇｂ／ｓというような超高速での長距離光ファイバ伝送システムを早期に実現する場合、現状では光送受信回路を構成するデバイスに十分な高速特性が得られ難いことから、高速動作部の回路規模を必要最小限にして回路全体の動作速度の低減を図る必要がある。最も速い動作速度が要求されるのは伝送速度の信号をそのまま扱う光送受信回路であり、その中でも特にクロック信号に同期して動作するデバイスが高速特性不足の影響を受け易い。
図１は、従来の高速光通信システムの構成例を示したものである。
１０Ｇｂ／ｓ光伝送システムの例で説明する図１の（ａ）は、伝送されてきた１０Ｇｂ／ｓのデータ信号からその伝送速度と同じ周波数のクロック信号を抽出してデータ信号の識別を行う、いわゆる同一周波数クロック抽出方式を用いた高速光通信システムの構成例を示している。
光送信機１０の側では、ｘ：１の多重化部（ＭＵＸ）１１でｘ多重された１０Ｇビットレート（ＢＲ）の信号がＤ−フリップ／フロップ（Ｄ−Ｆ／Ｆ）１５で波形整形された後、ドライバ１４を介して光変調器１３に入力される。レーザダイオード１２からの光信号は光変調器１３で前記ドライバからの信号によって変調され、１０Ｇｂ／ｓの光変調信号として光ファイバを用いた光伝送路２０へ出力される。
一方、光受信機３０の側では、光伝送路２０から受信した光信号がフォトダイオード３１によって光−電気変換され、アンプ３２で増幅されてから識別回路３４及びタイミング抽出回路３３に入力される。タイミング抽出回路３３では入力信号から伝送信号と同じ１０ＧＨｚのクロック信号を抽出する。識別回路３４では、前記抽出されたクロック信号を使って受信データ信号をサンプリングし、受信データ信号の論理レベルを識別する。その後は、１：ｘ分離回路（ＤＥＭＵＸ）３５によって各原信号ｘに復元される。
伝送速度が上昇した場合について、４０Ｇｂ／ｓ光伝送システムを例に説明する図１の（ｂ）は、伝送されてきた４０Ｇｂ／ｓのデータ信号からその伝送速度の１／２の周波数のクロック信号を抽出してデータ信号の識別を行う、いわゆる１／２周波数クロック抽出方式を用いた高速光通信システムの構成例を示している。ここでは、前述した図１の（ａ）との相違個所だけを説明する。
先ず、送信機１０側では、波形整形用のＤ−フリップ／フロップ（Ｄ−Ｆ／Ｆ）１５が削除されている。現状では４０Ｇｂ／ｓ（ビット幅２５ｐｓ）で正常に動作するクロッキングデバイスの製作が困難な点がその主な理由である。その結果、本例では１／２周波数クロック（ＢＲ／２＝２０ＧＨｚ）を使用し、クロックの半周期毎に多重化部（ＭＵＸ）１１からｘ多重された信号をセレクト出力することで４０Ｇｂ／ｓのデータ信号を取り出している。そのデータ信号は直接ドライバ１４を駆動し、光変調器１３から光伝送路２０へ４０Ｇｂ／ｓのデータ信号が出力される。
次に、光受信機３０の側では、受信した４０Ｇｂ／ｓのデータ信号からタイミング抽出部３６において受信データビットレートの１／２周期クロック信号（ＢＲ／２＝２０ＧＨｚ）を抽出して出力する。そして、その半周期毎の正転及び反転クロックエッジ信号と２つの識別部３７及び３８とを使って１クロック周期毎に２ビット（半周期毎に１ビット＝４０Ｇｂ／ｓ）のデータ信号を識別する。識別された２つのデータ信号は後段の２：ｘ分離回路（ＤＥＭＵＸ）３９によって各原信号ｘに復元される。
図２には、図１の（ａ）における同一周波数クロック抽出方式を用いたタイミング抽出部３３及び識別部３４の回路構成例を示している。図４は、図２における各かっこ内の数字に対応する点の動作例を示したタイミングチャートである。図３には、図１の（ｂ）における１／２周波数クロック抽出方式を用いたタイミング抽出部３６及び識別部３７及び３８の回路構成例を示している。図５は、図３における各かっこ内の数字に対応する点の動作例を示したタイミングチャートである。以降ではそれらの基本動作について簡単に説明しておく。
受信データ信号（１）は、図１の（ａ）の識別回路３４に相当する２段構成のＤ−フリップ／フロップ４１及び４２に入力され、下段のＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）回路からのクロック立ち上がりエッジ信号によってクロックに同期した信号（３）とその１ビット遅延信号（４）とが生成される。同様に、受信データ信号（１）は、２段構成のＤ−フリップ／フロップ４３及び４４にも入力される。但し、ここでは前段のＤ−フリップ／フロップ４３がクロック立ち下がりエッジ信号によってラッチされ、さらに後段のＤ−フリップ／フロップ４４がクロック立ち上がりエッジ信号によってラッチされる。その結果、同期信号（３）より半周期遅れの同期信号（５）とさらにその半周期遅れの同期信号（６）（同期信号（４）と同位相）が生成される。次に、同期信号（４）及び（６）の排他的論理和（ＥＸＯＲ）の出力信号（８）と、同期信号（３）及び（６）のＥＸＯＲ出力信号（７）とがそれぞれ求められ、比較回路４７によるそれらの大小比較信号がループフィルタ４８を介して電圧制御発振器（ＶＣＯ）４９を制御する。
ここでは、受信データ信号（１）の立ち上り及び立ち下りエッジとクロック信号（２）の立ち下りエッジの位相関係に注目し、どちらのエッジが先に来るかによってＥＸＯＲ出力信号（７）及び（８）の出力信号が異なることを利用している。図４の（ａ）に示すように、ＶＣＯ４９からのクロック出力信号（２）の立下りエッジが受信データ信号（１）の切り替わりエッジより遅れている場合（位相遅れ）、同期信号（３）及び（６）の信号は同一となってＥＸＯＲ出力信号（７）は低レベルとなる。反対に、図４の（ｂ）に示すように、ＶＣＯ４９からのクロック出力信号（２）の立下りエッジが受信データ信号（１）の切り替わりエッジより進んでいる場合（位相進み）、同期信号（４）及び（６）の信号は同一となってＥＸＯＲ出力信号（８）は低レベルとなる。一方、入力信号パターンがランダムでそのマーク率が１／２の場合、位相遅れではＥＸＯＲ出力信号（８）の平均電圧が高レベルと低レベルの中間値となる。反対に、位相進みではＥＸＯＲ出力信号（７）の平均電圧が高レベルと低レベルの中間値となる。従って、ＥＸＯＲ出力（７）と（８）との平均電圧の差によってデータ信号とクロック信号との位相関係を検出することができる。本例ではバイナリ位相比較回路を用いた比較回路４７からの大小比較信号はループフィルタ（ローパスフィルタ）４８を介して前記各位相差をゼロにするようにＶＣＯ４９を制御する。すなわち、本例ではクロック出力信号（２）の立下りエッジが常時受信データ信号（１）の切り替わりエッジと一致するように位相制御され、前記立下りエッジの前後の２つのエッジ信号によって信号識別が行なわれる。
次に、図３及び５の１／２周波数クロック抽出方式の回路動作例について説明する。ここで、ＶＣＯ５０の発振中心周波数は受信データ信号（１）のビットレートの１／２周波数である。受信データ信号（１）は、図１の（ｂ）の識別回路３７及び３８に相当する２つのＤ−フリップ／フロップ５１及び５２に入力され、下段のＰＬＬ回路からのクロック立ち下がり／立ち上がりエッジ信号にそれぞれ同期した信号（３）及び（４）が生成される。同様に、受信データ信号（１）は、Ｄ−フリップ／フロップ５３にも入力されるが、これにはＶＣＯ５０から出力されるクロック信号がＴ／２（１／４クロック周期、Ｔ＝半クロック周期）遅延回路５４を介して与えられ、そのクロック立ち上がりエッジ信号に同期した信号（６）が生成される。
これ以降、同期信号（４）及び（６）の排他的論理和（ＥＸＯＲ）の出力信号（８）と、同期信号（３）及び（６）のＥＸＯＲ出力信号（７）とをそれぞれ求め、比較回路４７の大小比較信号によりループフィルタ４８を介して電圧制御発振器（但し５０）を制御する点は、図２と同様である。図５の（ａ）に示すように、ＶＣＯ５０からの１／４周期遅延クロック信号（５）の立ち上がりエッジが受信データ信号（１）の切り替わりエッジより遅れている場合、同期信号（３）及び（６）の信号は互いに３／４クロック周期分同一となってＥＸＯＲ出力信号（７）はその間低レベルとなる。反対に、図５の（ｂ）に示すように、ＶＣＯ５０からのクロック信号（５）の立ち上がりエッジが受信データ信号（１）の切り替わりエッジより進んでいる場合、同期信号（４）及び（６）の信号が互いに３／４クロック周期分同一となってＥＸＯＲ出力信号（８）はその間低レベルとなる。比較回路４７からの大小比較信号は前記各位相差をゼロにするように後段のＶＣＯ５０を制御する。すなわち、本例ではクロック信号（５）の立ち上がりエッジが常時受信データ信号（１）の切り替わりエッジと一致するように位相制御され、前記立ち上がりエッジの前後の２つのエッジ信号によって信号識別が行なわれる。このように、１／２周波数クロック抽出方式は同一周波数クロック方式とほぼ同様なハードウェア構成で１／２周波数クロックが使用できる点で大きな利点を有している。
しかしながら、１／２周波数クロック抽出方式には、クロック信号とデータ信号との位相比較時に従来の同一周波数クロック抽出方式では問題の無かったデータ信号のパターンでも特定の信号パターン「１１００」についてはそれが連続して繰返されると位相比較信号が得られなくなるという問題があった。
図６及び７には、問題となる信号パターン「１１００」に関して２通りの位相関係Ａ及びＢのタイミングチャート例を示している。図６の（ａ）及び（ｂ）はクロック信号の位相遅れと位相進みの場合をそれぞれ示しており、本例ではクロック信号（５）の立ち上がりエッジが受信データ信号（１）の変化点（“０”→“１”又は“１”→“０”）に対する位相制御範囲内にあるため同期信号（７）及び（８）のレベル平均値に差が生じる（位相関係Ａ）。従って、先に述べた図５と同様に同期信号（７）及び（８）のレベル比較によって受信データ信号（１）の切り替わりエッジと一致するように位相制御が行なわれる。一方、図７の（ｃ）及び（ｄ）にもクロック信号の位相遅れと位相進みの場合をそれぞれ示しているが、この場合はクロック信号（５）の立ち上がりエッジが受信データ信号（１）の同一レベル遷移点（“０”→“０”又は“１”→“１”）にあるため、同期信号（７）及び（８）は互いに同一波形となりそれらのレベル平均値も同一である（位相関係Ｂ）。従って、その間は位相検出が不可能となりＰＬＬが同期はずれを起こす場合が生じる。
このように位相比較を行なうにはデータ信号の高低レベル間の遷移が必要となるが、１／２クロック抽出方式の場合は図６及び７に示すようにデータ信号の変化を全て位相比較に利用しているわけではなく１つおきにしか利用していない。そのため、図６の位相関係Ａの場合には位相検出可能であるが、図７の位相関係Ｂの場合には位相検出が不可能となる。これに対処するため、データ信号をスクランブルすることが考えられるが、１０Ｇｂ／ｓの光伝送システムの例では現に「１１００」パターンが１５２８ビットにわたって使用されており（ＢｅｌｌｃｏｒｅｇｅｎｅｒｉｃｒｅｑｕｉｒｅｍｅｎｔｓＧＲ−１３７７−ＣＯＲＥ，“ＳＯＮＥＴＯＣ−１９２ＴｒａｎｓｐｏｒｔＳｙｓｔｅｍＧｅｎｅｒｉｃＣｒｉｔｅｒｉａ”に準拠したシステムの場合）、さらに高速なシステムでも同様に「１１００」パターンが数１０００ビット連続して使用される可能性がある。これに１／２クロック抽出方式を用いるとＰＬＬの位相偏差が大きくなったり同期はずれを起こす等の上述した問題が生じる。
さらに別の問題として、先に図１の（ｂ）で示した４０Ｇｂ／ｓの超高速光通信を行なうようなシステム構成では、光送信機１０の最終段にデータ伝送速度でクロッキングするＤ−Ｆ／Ｆによる波形整形を行なっていない。そのため、図８及び９に示すような問題が生ずる
図８は、２：１多重回路の出力段の回路構成例を示したものである。また、図９には、図８上の各信号波形例及びそれと光受信機側での１／２クロック抽出方式によるクロック及びデータ識別タイミングとの関係を示している。
図８において、２０Ｇｂ／ｓのシリアルデータ（ＤＡＴＡ１）がＤ−フリップ／フロップ６１に、そして２０Ｇｂ／ｓのシリアルデータ（ＤＡＴＡ２）がＤ−フリップ／フロップ６２へそれぞれ入力される。本例では図９の（ａ）に示す２０ＧＨｚのデューティずれしたクロック信号の正転クロック信号がＤ−フリップ／フロップ６１のクロック端子へ入力され、また反転クロック信号がＤ−フリップ／フロップ６２のクロック端子へ入力される。前記クロック信号は、さらに前記Ｄ−フリップ／フロップ６１、６２の各動作遅延時間を補償する遅延回路（Ｔ／４＝１／８クロック周期）６３を介してセレクタ６４を制御し、セレクタ６４は前記２つのＤ−フリップ／フロップ６１、６２からの出力のいずれかを半クロック周期毎に切替えて選択出力する。その結果、セレクタ６４からは４０Ｇｂ／ｓのデータが出力されるが、図９の（ｂ）に示すようにクロック信号のデューティずれに起因して１ビット置きにデューティのずれたデータ信号が出力される。光受信機３０の側でその受信データを１／２クロック抽出方式を使ってデータ識別する場合、図９の（ｃ）に示すように中央のＰＬＬ位相同期クロック信号の前後に等間隔に位置するデータ識別（サンプリング）点の一方のサンプリング余裕が無くなるという問題があった。そのため一方のデータ識別位相を調整したとしても、１／２クロック抽出方式では位相のロック点が２個所存在するため（デューティの“狭”→“広”又は“広”→“狭”の各変化点）、結局データ識別位相が設定点からずれるという問題を解消することはできなかった。
発明の開示
そこで本発明の目的は、特定の信号パターンについても従来の同一クロック抽出方式と同等の特性を持つ改良された１／２クロック抽出方式を用いる光受信機のタイミング抽出回路を提供することである。
また本発明の目的は、１／２クロック抽出方式を用いる光受信機において、受信データ信号のデューティの広狭を判別することで自動若しくは初期設定により識別位相を制御するデューティずれ対応回路を提供することである。その際、データ信号を識別するクロック信号とその反転クロック信号の識別位相を独立に調整することでより厳密な識別位相設定を実現する。
さらに本発明の目的は、光送信機において、２：１多重回路に用いられるクロック波形のデューティを補償するデューティずれ対応回路を提供することである。
本発明によれば、ビットレートＢ（ｂｉｔ／ｓ）のデータ信号とＢ／２（Ｈｚ）のクロック信号との位相比較を２／Ｂ（ｓｅｃ）間隔で行う位相比較回路を含むＰＬＬ回路を用いたタイミング抽出回路であって、所定パターンのデータ信号の受信により位相比較回路からの位相比較情報出力が無くなったことを検出する検出回路と、その検出により同期を保持するためにクロック信号の位相を制御する制御回路と、を有するタイミング抽出回路が提供される。また、ビットレートＢ（ｂｉｔ／ｓ）のデータ信号とＢ／２（Ｈｚ）のクロック信号との位相比較を２／Ｂ（ｓｅｃ）間隔で行う位相比較回路を含むＰＬＬ回路を用いたタイミング抽出回路であって、全てのデータ信号の位相比較のためにデータ信号の１周期分（１／Ｂｓｅｃ）だけ比較位相の異なる２つの位相比較回路を有するタイミング抽出回路が提供される。
また本発明によれば、ビットレートＢ（ｂｉｔ／ｓ）のデータ信号とＢ／２（Ｈｚ）のクロック信号との位相比較を２／Ｂ（ｓｅｃ）間隔で行う位相比較回路を含むＰＬＬ回路と、前記ＰＬＬ回路が同期した点前後の入力データ間のデューティを判定するデューティ判定回路と、前記判定結果にもとづいて、前記ＰＬＬ回路が同期した点前後のデータ識別位相を制御する制御回路と、で構成する光受信機のデューティずれ対応回路が提供される。また、前記制御回路は、所望のデューティ情報が設定された初期位相設定回路を有し、前記初期位相設定回路は、初期位相調整時のデューティと前記所望のデューティ情報とを比較し、所望のデューティ情報と同じ状態で位相同期していればその状態を維持し、所望のデューティ情報と異なる状態で位相同期していれば、前記ＰＬＬ回路の電圧制御発振器のクロック出力を反転させる。前記制御回路は、データ信号の１／２周期の位相を遅延させたクロック信号の位相とクロック信号の位相とを各々独立に調整することで、データ信号を識別するクロック信号とその反転クロック信号の識別位相を独立に調整する。
発明を実施するための最良の形態
図１０は、本発明による第１の実施例を示したものである。また、図１１には図１０の動作原理を示している。本例では先に説明した位相関係Ｂになったことを検出して、位相関係Ａになるようにクロック信号の位相を制御する。すなわち、クロック信号を反転させることで位相関係Ｂを位相関係Ａに修正する。現在、１０Ｇｂ／ｓの光伝送システムで主に使用されているデータ信号パターンでは１１００パターンの連続が周期的に繰り返されるが、その繰り返しの１周期のビット数は偶数のため、一旦位相関係ＡでＰＬＬがロックしてしまえば、それ以降の周期では位相関係Ｂは発生しない。
図１０において図３と同じものには同一の引用符号を付している。本例で新たに設けられた１１００パターン連続入力対策回路１０１は、ＥＸＯＲ回路４５及び４６の各同期信号（８）及び（７）の論理和信号を、Ｔ／２遅延回路５４からのクロック信号の反転信号でラッチするＤ−フリップ／フロップ１０４で取りこむ。図１１の（ａ）に示すように１１００パターンが連続して入力され、その位相関係がＢとなっている時は、先に説明した図７に（ｘ）印で示すようにこのタイミングでラッチされる信号はいずれも低レベル信号となる。その結果、図１１の（ｄ）に示すように次段のローパスフィルタ１０５の出力は徐々に低下し、やがて比較器１０６の基準電位より低下してＴ−フリップ／フロップ１０７の出力を反転させる（図１１の（ｆ））。本例で設けられたＥＸＯＲ回路１０２はこの反転信号とクロック信号との排他的論理和により反転クロック信号を出力する。このクロック信号の反転によって図７の位相関係Ｂで動作していたＰＬＬ回路は図６の位相関係Ａに遷移する。従って、以降は１１００パターンが連続して入力されても正常な同期状態が維持される。
図１２〜１９までは、本発明の第１の実施例の具体的な適用例を示したものである。
図１２では、クロック信号の位相を変化させるため図１１ではＥＸＯＲ回路１０２を用いていたのに代えて、ＶＣＯ５０に印加する制御電圧を直接制御する加算回路１０８を使用している。図１３を参照して図１２の動作を簡単に説明する。図１３の（ｅ）に示すように１１００パターンが連続して入力されて比較器１０６の出力が高レベルになると、ＶＣＯ５０の制御端子にループフィルタ出力に加えて加算回路１０８を介してわずかな一定電圧が加えられる（図１３の（ｆ））。ＶＣＯ５０の発振周波数は制御電圧に比例するため、一定電圧が加えられている間は周波数がわずかに一定周波数だけずれる。ＶＣＯ５０の出力位相は制御電圧の積分値に比例するため、周波数がずれている間は除々に変化する。位相が変化してくると、データ信号と位相比較可能となりＯＲ回路１０３に高レベルの信号が生じてくる。その結果、図１３の（ｇ）及び（ｈ）に示すように比較器１０６の出力が低レベルになってＶＣＯの発振周波数は元に戻るが、ＰＬＬによりクロック信号の位相は１８０度遷移した位置で安定する。
図１４は、ＥＸＯＲ回路４５及び４６に入力される信号の位相がずれていたために生じていた図７の各排他的論理和の出力信号（７）及び（８）の高レベルのパルスを、新たに設けたＤ−フリップ／フロップ１０９及び１１０で位相を揃えることによって消去し、それによって１１００パターン連続入力対策回路１０１のＤ−フリップ／フロップ１０４を不用としている。この動作を図１５のタイミングチャートを用いて説明すると、Ｄ−フリップ／フロップ１０９及び１１０はそれぞれ前段の同期信号（４）及び（６）をクロック反転信号でラッチするためその出力は同期信号（１３）及び（１４）となる。従って、図１５の（ａ）の位相遅れの場合は、同期信号（３）と（１４）とが等しくなり、従ってその排他的論理和の出力信号（７）は低レベルとなる。一方、図１５の（ｂ）の位相進みの場合は、同期信号（１３）と（１４）とが等しくなり、従ってその排他的論理和の出力信号（８）は低レベルとなる。その結果、図７の（ｘ）印で示す点をサンプリングするために設けられていたＤ−フリップ／フロップ１０４は不用となる。また、図１６は、図１４のＤ−フリップ／フロップ１０９及び１１０に代えて、遅延回路１１１及び１１２を設けたものである。従って、その動作タイミングは図１５と同様である。
図１７は、本発明による第２の実施例を示したものである。本例では１／２クロック抽出方式においてもデータ信号の全ての変化を位相比較に利用する。すなわち位相関係Ａ及びＢのいずれも検出される。図１７では新たにＤ−フリップ／フロップ１２１を追加してそれにクロック信号（５）の反転信号を入力することで、図３ではデータ信号の変化を検出していなかった残りの１ビット置きのデータ信号の変化をも検出している。そのため、ＥＸＯＲ回路１２２及び１２３を追加し、それらの出力信号（１０）及び（１１）と従来のＥＸＯＲ回路４５及び４６の出力信号（８）及び（９）との論理和信号を得るためのＯＲ回路１２４及び１２５も追加されている。本例の動作を図１８〜２１のタイミングチャートを用いて説明する。図１８には、クロック信号が遅れている場合を示している。先に説明した図５の場合に加えて、クロック信号（５）の立下りエッジ信号によって同期信号（７）が生成される。
これ以降、同期信号（３）及び（７）のＥＸＯＲ出力信号（１０）と、同期信号（４）及び（７）のＥＸＯＲ出力信号（１１）とがそれぞれ求められる。このＥＸＯＲ出力信号（１０）と（１１）との関係も、図５の（ａ）のＥＸＯＲ出力信号（８）と（７）（本例では（８）と（９））との関係と同様なレベル差が生じる。従って、それらのＯＲ出力信号（１２）及び（１３）もまた同様なレベル差を有している。また、図１９に示すクロック信号が進んでいる場合もＯＲ出力信号（１２）及び（１３）には図５の（ｂ）と同様なレベル差を生じる。従って、図１７の回路構成で図３と同じ位相制御が可能なことが分かる。図２０及び２１には図６及び７に対応する位相関係Ａと位相関係Ｂのタイミングチャートをそれぞれ示している。図２１から明らかなように本実施例では必ず一方が位相関係Ａとなることがわかる。従って、図２０及び２１のいずれもＯＲ出力信号（１２）及び（１３）には位相制御可能なレベル差が生じている。
このように、データ信号のビットレートの１／２の周波数のクロック信号を抽出するＰＬＬを用いたクロック抽出回路において、入力信号パターンの中で１１００が連続する場合でも、本発明のクロック抽出回路を用いることにより安定したＰＬＬ動作を実現することができる。また１／２クロック抽出回路の採用により、デバイスへの高速特性の要求を緩和することができる。
図２２は、本発明の第３の実施例を示したものであり。図２３は、図２２における各括弧内の記号に対応する点の動作例を示したタイミングチャートである。本実施例では、光受信機３０において、受信したデータ信号のデューティの広狭を判別し、自動で受信データの識別位相を制御する。
図２２及び２７において、引用符号に２ｘｘが付されている各回路ブロックが本例のために新たに付加されたものであり、それ以外は先に説明した図３の１／２クロック抽出方式の回路構成と同様である。以下では、新たに付加された部分を中心にその動作について説明する。受信データ信号（Ａ）は、２つの識別回路を構成するＤ−フリップ／フロップ５１及び５２に入力され、ＰＬＬ回路からのクロック立ち上がり／立ち下がりエッジ信号にそれぞれ同期した信号（Ｂ）及び（Ｃ）が生成される。受信データ信号（Ａ）は、またＤ−フリップ／フロップ５３及び新たに付加されたＤ−フリップ／フロップ２０３にも入力される。ＰＬＬ回路からのクロック信号は１／４クロック周期の固定遅延を与える遅延回路５４と後述する比較器２０８の出力で制御される可変移相器２０１、２０２とを介して前記Ｄ−フリップ／フロップ５３及び２０３に与えられ、Ｄ−フリップ／フロップ５３からは可変位相φが加算されたクロック信号（Ｇ）の立ち上がりエッジ信号に同期した信号（Ｄ）が得られ、そしてＤ−フリップ／フロップ２０３からは可変位相φが減算されたクロック信号（Ｈ）の立ち上がりエッジ信号に同期した信号（Ｉ）が得られる。
ＥＸＯＲ回路４５及び４６、ローパスフィルタ４８及び４８’、比較器４７は図３及び５の従来例と同様に動作し、従ってＰＬＬ回路はクロック信号（Ｇ）の立ち上がりエッジ信号が受信データ信号（Ａ）の切り替わりエッジと一致するように動作する。なお、２つのローパスフィルタ４８及び４８’は、図３における共通のループフィルタ４８を比較器４７の各入力側に個別に設けたものでありＰＬＬ回路の動作自体に相違はない。一方、新たに付加されたＥＸＯＲ回路２０４及び２０５、ローパスフィルタ２０６及び２０７、比較器２０８は、受信データ信号（Ａ）のデューティの広狭を判別し、次段の可変移相器２０１及び２０２の位相遷移量を可変することで受信データの識別位相を自動で制御する。ここでＥＸＯＲ回路２０４からは同期信号（Ｂ）と（Ｉ）との排他的論理和の出力信号（Ｅ）が、またＥＸＯＲ回路２０５からは同期信号（Ｃ）と（Ｉ）との排他的論理和の出力信号（Ｆ）が得られる。
図２３には、比較器２０８の出力で可変移相器２０１及び２０２を制御する以前の状態（φ及び−φ＝０）におけるタイミングチャート例を示している。従って、ＰＬＬが同期している状態ではクロック信号（Ｇ）の反転信号であるクロック信号（Ｈ）の立下りエッジ信号が受信データ信号（Ａ）の切り替わりエッジと一致する。図２３の（ａ）は、ＰＬＬが受信データ信号（Ａ）のデューティ“狭”→“広”の変化点に同期した場合を示している。この場合、同期信号（Ｂ）と（Ｉ）との排他的論理和である出力信号（Ｅ）の平均信号レベル（ローパスフィルタ２０６の出力）が高く、同期信号（Ｃ）と（Ｉ）との排他的論理和の出力信号（Ｆ）の平均信号レベル（ローパスフィルタ２０７の出力）がそれよりも低くなる。一方、図２３の（ｂ）は、ＰＬＬが受信データ信号（Ａ）のデューティ“広”→“狭”の変化点に同期した場合を示している。この場合は、図２３の（ａ）とは反対に同期信号（Ｂ）と（Ｉ）との排他的論理和である出力信号（Ｅ）の平均信号レベル（ローパスフィルタ２０６の出力）が低く、同期信号（Ｃ）と（Ｉ）との排他的論理和の出力信号（Ｆ）の平均信号レベル（ローパスフィルタ２０７の出力）がそれよりも高くなる。このように、この２つの平均信号レベルの差を次段の比較器２０８で検出することにより、ＰＬＬが受信データ信号（Ａ）のデューティ“狭”→“広”又は“広”→“狭”のいずれの変化点に同期しているかが判断できる。
図２４は、図２３の（ａ）に示すデューティ“狭”→“広”の変化点に同期した場合において可変移相器２０１及び２０２によるクロック信号（Ｇ）及び（Ｈ）の本願発明動作の一例を示したものである。（ｉ）の初期状態では図２３の（ａ）と同じくφ及び−φ＝０であるからクロック信号（Ｇ）の反転信号がそのままクロック信号（Ｈ）となる。この場合、図２３の（ａ）で述べたように排他的論理和信号（Ｅ）の平均信号レベル＞排他的論理和信号（Ｆ）の平均信号レベルであり、比較器２０８は（ｉｉ）に示すように可変移相器２０１を制御してデューティ“狭”から位相量Φを減少（Ｔ／２−Φ）させたクロック信号（Ｇ’）を生成し、反対に可変移相器２０２を制御してデューティ“広”に位相量Φを加算（Ｔ／２＋Φ）したクロック信号（Ｈ’）を生成する。その結果、（ｉｉｉ）に示すようにＰＬＬはクロック信号（Ｇ’）を再同期するように制御するため、再同期したクロック信号（Ｇ’’）の前後のデータ識別信号（サンプリング信号）は各々“狭”、“広”データビット幅の中央側へシフトされる。
このように、デューティ“狭”→“広”又は“広”→“狭”に応じた比較器２０８の出力信号により、Ｄ−フリップ／フロップ５３及び２０３に入力されるクロック信号（Ｇ）及び（Ｈ）がそれぞれ逆向きに遷移し、さらにＰＬＬによって前記クロック信号（Ｇ）が再同期されることによって、データ識別位相が自動且つ最適制御される。この動作は、比較器２０８の出力が反転するまで繰り返され、最終的に識別位相はデューティのずれた受信波形の中心に制御される。初期位相のデューティが“広”→“狭”の間に同期した場合も同様である。但し、可変移相器２０１による位相量Φの加減の関係が上記とは逆になる。
図２５及び２６は、図２２の第３の実施例の具体的な適用例を示したものである。図２５では、図２２における２つの可変移相器２０１及び２０２に代えて、１つのデューティ調整回路２０９を使用している。図２６には、デューティ調整回路２０９の一構成例を示しており、ここでは比較器２０８の出力信号によって単にクロック信号の直流バイアスを可変させている。Ｄ−フリップ／フロップ５３及び２０３の側の入力論理判定閾値は一定であるから直流バイアスを変更することでクロック信号のデューティが可変される。図２５に示すように単に直流バイアスを可変させたクロック信号はそのままでＤ−フリップ／フロップ５３のクロック信号（Ｇ）とＤ−フリップ／フロップ２０３の反転クロック信号（Ｈ）を逆位相の関係（φと―φ）で変化させる。
図２７〜３３は、本発明の第４の実施例を示したものである。ここで、図２７は本発明の第４の実施例の基本構成を、そして図２８は図２７における各括弧内の記号に対応する点の動作例を示したタイミングチャートである。図２９以降は、その具体的な適用例を示している。本実施例では、光受信機３０において、デューティの広狭を判別して初期位相設定と合致するようにする。
図２７に示すように、本実施例の基本構成は図２２と同様である。すなわち、Ｄ−フリップ／フロップ２０３、ＥＸＯＲ回路２０４及び２０５、ローパスフィルタ２０６及び２０７、比較器２０８により受信データ信号（Ａ）のデューティの広狭を判別する。但し、本例ではそれにより受信データの識別位相を自動制御することは行なわず、簡易な措置としてデューティの“広”→“狭”間又は“狭”→“広”間のいづれかの一方を初期位相とする初期位相設定を行なう。その初期調整情報を新たに設けた比較器２１０の基準電位として与える。それにより、例えば初期位相設定を“広”→“狭”間とした場合、光受信機３０の電源オン等によってＰＬＬが初期位相設定と同じ“広”→“狭”間にロックすると比較器２１０の出力は低レベルを維持し、ＰＬＬが初期位相設定と異なる“狭”→“広”間にロックすると比較器２１０の出力は高レベルになる。このレベル信号はスイッチ２１１を介してインバータ２１２を制御し、初期位相設定と異なる“広”→“狭”間にロックした時にＶＣＯ５０からのクロック信号を反転させる。これにより、ＰＬＬは初期位相設定と同じ“広”→“狭”間にロックすることになる。上記動作は位相同期確立後に１回のみ行われれば良いので、本例ではマニュアル操作やプログラム制御による操作スイッチ２１１が設けられ、同期検出後に１度だけスイッチをＯＮする。図２８には、初期位相設定を“広”→“狭”間とした場合であって、図２８の（ａ）は初期位相設定とは異なる“狭”→“広”間に初期位相がロックされた場合を示しており、図２８の（ｂ）は比較器２１０の出力によりインバータ２１２を有効にしてクロック信号を反転させ、その結果初期位相設定と同じ“広”→“狭”間にロックさせた場合を示している。
図２９〜３１には３通りの初期位相の調整構成例を示している。いずれも図３の従来構成を基本にしてＴ／２遅延したクロックの立ち上がりエッジが常時受信データ信号（Ａ）の切り替わりエッジと一致する同期を維持した状態で調整を行なう。図２９ではデータ信号を識別するクロック信号とその反転クロック信号の識別位相を独立且つ厳密に調整できるように移相器２１３がＤ−フリップ／フロップ５２のクロック信号にのみ与えられている。また、Ｄ−フリップ／フロップ５２及び５１相互間の出力信号（Ｂ）及び（Ｃ）の位相の調整は別の可変遅延回路５４’で行なう。また、図３０には先に図２５及び２６で説明したと同様のデューティ調整回路２１４を使用してデータ信号を識別するクロック信号とその反転クロック信号との間の識別位相を可変する構成を示している。図３１は、Ｄ−フリップ／フロップ５２の受信データ信号（Ａ）の入力側だけに可変移相器２１５を設けることで図２９と同様な効果を得るための構成を示している。図３２の（ａ）には図２９及び３０のタイミングチャート例を、そして図３２（ｂ）には図３１のタイミングチャート例をそれぞれ示している。これらの初期調整と図２７の第４の実施例との組合せにより、簡便に受信データ信号のデューティの“広”→“狭”間又は“狭”→“広”に対処することができる。
図３３は、本発明の第５の実施例を示したものである。ここでは、光送信機１０の側に、先に説明した図８の２：１多重回路にクロック波形のデューティを補償するデューティ補償回路２２１又は２２２を設けている。これにより、送信波形自体の１ビット置きのデューティずれをなくすことができる。図３４及び３９にはデューティ補償回路２２１又は２２２の具体的な回路構成例を示している。図３４では簡易なＲＣ平均値検出回路２２４で送信データ信号の平均値を検出することにより直流バイアスを可変し、それによって送信波形のデューティを補償する。また、図３５では簡易なバンドパスフィルタ２２６と直流カットの容量結合２２７を用いてクロック信号のデューティを補償する。
以上述べたように、本発明によれば、本発明のクロック抽出回路を用いることにより、デバイスの高速特性の改善を必要とせずに、より高速な光受信回路を早期に実現することができる。また本発明によれば光送信機にデータ伝送速度のクロックによる波形整形を行わない構成において発生する１ビット置きのデューティのずれに伴う識別位相ずれによる誤り率劣化を抑圧することができる。
【図面の簡単な説明】
図１は、従来の高速光通信システムの構成例を示した図である。
図２は、同一周波数クロック抽出方式の一例を示した図である。
図３は、１／２周波数クロック抽出方式の一例を示した図である。
図４は、図２のタイミングチャートである
図５は、図３のタイミングチャートである
図６は、位相関係Ａのタイミングチャートである。
図７は、位相関係Ｂのタイミングチャートである。
図８は、２：１多重回路の出力段の回路構成例を示した図である。
図９は、信号波形例を示した図である。
図１０は、本発明による第１の実施例を示した図である。
図１１は、図１０の動作原理図である。
図１２は、第１の実施例の具体的な適用例（１）を示した図である。
図１３は、図１２のタイミングチャートである。
図１４は、第１の実施例の具体的な適用例（２）を示した図である。
図１５は、図１４のタイミングチャートである。
図１６は、第１の実施例の具体的な適用例（３）を示した図である。
図１７は、本発明による第２の実施例を示した図である。
図１８は、図１７のタイミングチャート（１）である。
図１９は、図１７のタイミングチャート（２）である。
図２０は、図１７のタイミングチャート（３）である。
図２１は、図１７のタイミングチャート（４）である。
図２２は、本発明による第３の実施例を示した図である。
図２３は、図２２のタイミングチャート（１）である。
図２４は、図２２のタイミングチャート（２）である。
図２５は、第３の実施例の具体的な適用例を示した図である。
図２６は、図２５の信号波形図である。
図２７は、本発明による第４の実施例を示した図である。
図２８は、図２７のタイミングチャートである。
図２９は、第４の実施例の具体的な適用例（１）を示した図である。
図３０は、第４の実施例の具体的な適用例（２）を示した図である。
図３１は、第４の実施例の具体的な適用例（３）を示した図である。
図３２は、図２９〜３１のタイミングチャートである。
図３３は、本発明による第５の実施例を示した図である。
図３４は、第５の実施例の具体的な適用例（１）を示した図である。
図３５は、第５の実施例の具体的な適用例（２）を示した図である。

Claims

ビットレートＢ（ｂｉｔ／ｓ）のデータ信号とＢ／２（Ｈｚ）のクロック信号との位相比較を２／Ｂ（ｓｅｃ）の周期で行う位相比較回路を含むＰＬＬ回路を用いたタイミング抽出回路であって、前記タイミング抽出回路は、
「１１００」の繰り返しパターンからなるデータ信号の受信により位相比較回路からの位相比較情報出力が無くなったことを検出する検出回路と、
その検出により同期を保持するためにクロック信号の位相を制御する制御回路と、を有することを特徴とするタイミング抽出回路。
前記制御回路は、クロック信号を反転することにより、クロック信号の位相を制御する請求項１記載の回路。
前記制御回路は、ＶＣＯを制御することによりクロック信号の位相を制御する請求項１記載の回路。
ビットレートＢ（ｂｉｔ／ｓ）のデータ信号とＢ／２（Ｈｚ）のクロック信号との位相比較を２／Ｂ（ｓｅｃ）の周期で行う位相比較回路を含むＰＬＬ回路と、前記Ｂ／２（Ｈｚ）のクロック信号を相互に位相反転した正転および反転クロック信号をそれぞれ入力とする２つのデータ識別部を用いたタイミング抽出回路であって、全てのデータ信号の位相比較のために、相互にデータ信号の１周期分（１／Ｂｓｅｃ）だけ位相のずれた前記２つのデータ識別部からの２つの信号をそれぞれ入力とする２つの位相比較回路を有すること、を特徴とするタイミング抽出回路。